特許
J-GLOBAL ID：200903011567181488

論理回路およびこれを用いた表示装置

発明者：
猪野 益充

猪野 益充 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願2000-142714
公開番号（公開出願番号）：特開2001-325798
出願日： 2000年05月16日
公開日（公表日）： 2001年11月22日
要約：
【要約】【課題】 CMOSインバータでは、製造プロセスの工程数が多くなるため製造コストや製造時間が増大し、プルアップ側のMOSトランジスタのゲートが電源Vddに接続された構成の従来のNMOSインバータでは、貫通電流が流れるため消費電流が増加する。【解決手段】 縦続接続された多段の転送段(...,61n-2,61n-1,61n,...)からなるシフトレジスタにおいて、n段目の転送段61nについて見たとき、データ入力側MOSトランジスタQ16のゲート電極に前段の転送段61n-1から“H”レベルのパルスが入力されるとき、プルアップ側MOSトランジスタQ15のゲート電極には前々段の転送段61n-2から“L”レベルのパルスを与えるようにする。
請求項（抜粋）：
電圧が異なる2つの電源間に直列に接続された同導電型の少なくとも2つのトランジスタからなり、その一方のトランジスタの制御電極に入力信号が与えられるトランジスタ回路と、前記トランジスタ回路の各トランジスタと同導電型のトランジスタからなり、前記トランジスタ回路の他方のトランジスタの制御電極に前記入力信号と逆相の信号を与える制御回路とを備えたことを特徴とする論理回路。
IPC (12件)：
G11C 19/00 ,  G02F 1/133 505 ,  G09F 9/00 346 ,  G09G 3/20 611 ,  G09G 3/20 ,  G09G 3/20 621 ,  G09G 3/30 ,  G09G 3/36 ,  G11C 19/28 ,  H03K 19/0185 ,  H03K 19/096 ,  H04N 5/66 102
FI (12件)：
G11C 19/00 J ,  G02F 1/133 505 ,  G09F 9/00 346 Z ,  G09G 3/20 611 A ,  G09G 3/20 611 F ,  G09G 3/20 621 M ,  G09G 3/30 J ,  G09G 3/36 ,  G11C 19/28 Z ,  H03K 19/096 B ,  H04N 5/66 102 B ,  H03K 19/00 101 E
Fターム (46件)：
2H093NA31 ,  2H093NC22 ,  2H093ND54 ,  5C006AC02 ,  5C006AC27 ,  5C006AF44 ,  5C006BB16 ,  5C006BC20 ,  5C006BF03 ,  5C006BF04 ,  5C006BF11 ,  5C006BF26 ,  5C006BF27 ,  5C006BF34 ,  5C006BF46 ,  5C006EB04 ,  5C006EB05 ,  5C006FA47 ,  5C058AA06 ,  5C058BA01 ,  5C058BA26 ,  5C080AA06 ,  5C080AA10 ,  5C080BB05 ,  5C080DD25 ,  5C080DD26 ,  5C080DD27 ,  5C080DD28 ,  5C080FF11 ,  5C080JJ02 ,  5C080JJ03 ,  5C080JJ04 ,  5C080JJ06 ,  5G435BB05 ,  5G435BB12 ,  5G435EE33 ,  5G435EE37 ,  5J056AA03 ,  5J056BB17 ,  5J056BB59 ,  5J056DD13 ,  5J056DD29 ,  5J056EE03 ,  5J056EE07 ,  5J056FF01 ,  5J056KK01
引用特許：
審査官引用 (9件)
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