特許

J-GLOBAL ID：200903011604983212

クロック生成回路

発明者： 石見 幸一
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 宮田 金雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-204509
公開番号（公開出願番号）：特開2001-034358
出願日： 1999年07月19日
公開日（公表日）： 2001年02月09日
要約：

【要約】【課題】 周波数を切り換えるときに再度ロックしても位相がずれ難く、消費電力を無駄にし難いクロック生成回路を得ることである。【解決手段】 クロック出力手段15の出力クロックが安定するまでは特定のクロック周波数で動作し、出力クロックが安定した後に所望のクロック周波数に変更するクロック周波数変更手段11を備えるクロック生成回路を構成する。

請求項（抜粋）：

少なくとも1つのクロック出力手段と、前記クロック出力手段の位相を調節する手段とを有するクロック生成回路において、前記クロック出力手段の出力クロックが安定するまでは特定のクロック周波数で動作し、前記出力クロックが安定した後に所望のクロック周波数に変更するクロック周波数変更手段を備えることを特徴とするクロック生成回路。

IPC (5件)：

G06F 1/08 ,  G06F 1/04 301 ,  H03K 3/02 ,  H03L 7/08 ,  H03L 7/081

FI (5件)：

G06F 1/04 320 A ,  G06F 1/04 301 A ,  H03K 3/02 P ,  H03L 7/08 H ,  H03L 7/08 J

Fターム (21件)：

5B079BA16 ,  5B079BC01 ,  5B079DD03 ,  5B079DD20 ,  5J043AA03 ,  5J043AA12 ,  5J043AA22 ,  5J043BB01 ,  5J043DD05 ,  5J043DD07 ,  5J043DD14 ,  5J043EE01 ,  5J106AA04 ,  5J106CC53 ,  5J106CC59 ,  5J106DD06 ,  5J106GG09 ,  5J106HH10 ,  5J106KK29 ,  5J106KK40 ,  5J106LL06

引用特許：

審査官引用 (6件)

• クロック信号分配方式
  公報種別：公開公報   出願番号：特願平5-233818   出願人：日本電気株式会社
• 半導体装置
  公報種別：公開公報   出願番号：特願平9-305938   出願人：富士通株式会社
• 半導体装置及びその試験方法
  公報種別：公開公報   出願番号：特願平9-235026   出願人：富士通株式会社
• 特開平1-149615
  
• データ処理システム及び半導体集積回路
  公報種別：公開公報   出願番号：特願平7-178170   出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社
• 半導体集積回路装置
  公報種別：公開公報   出願番号：特願平10-090176   出願人：東芝マイクロエレクトロニクス株式会社, 株式会社東芝