特許
J-GLOBAL ID：200903012523242834

半導体装置の同期回路レイアウト設計方法

発明者：
木村 文浩

木村 文浩 について

, 
水野 洋

水野 洋 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (1件)： 小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-166707
公開番号（公開出願番号）：特開平8-030655
出願日： 1994年07月19日
公開日（公表日）： 1996年02月02日
要約：
【要約】【目的】 半導体装置のレイアウト設計において、遅延調整機構を備えた素子やブロックを用いることで、クロックスキューを低減した同期回路を生成する。【構成】 図1は、遅延調整機構を備えた同期素子を用い、ブロック間配置配線工程101で配置配線を行ない、遅延評価工程102で各同期素子間の遅延値を計算し、スキューを求める。スキューの値を元に、遅延調整工程103で、各同期素子毎に備えられた遅延調整機構を変更し、遅延値を調整することで、クロックスキューを低減した同期回路を設計する。
請求項（抜粋）：
同期素子のクロック入力毎に独立に遅延値を調整できる遅延調整機構を備えた同期素子を用いた同期回路レイアウト設計方法であって、与えられた回路接続情報に従ってセルの配置配線を行なうブロック内配置配線工程と、前記のブロック内配置配線工程後に、作成されたレイアウト結果に対して、ブロックのクロック供給口から各同期素子のクロック入力までの遅延値を求める遅延評価工程と、前記の遅延評価工程後に、求められた遅延値を元に、同期して動作すべき各同期素子のクロックスキュー値がある定められたスキュー値以内になるように、各同期素子のクロック入力の前記の遅延調整機構の遅延値を調整する遅延調整工程とを含むことを特徴とする半導体装置の同期回路レイアウト設計方法。
引用特許：
審査官引用 (4件)
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