特許

J-GLOBAL ID：200903012909243061

半導体装置およびその製造方法

発明者： 小山 一英
出願人/特許権者： ソニー株式会社
代理人 (1件)： 志賀 富士弥 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-386849
公開番号（公開出願番号）：特開2003-188386
出願日： 2001年12月20日
公開日（公表日）： 2003年07月04日
要約：

【要約】【課題】 SOI-MOSFET等のLSIの高集積化,高性能化を図る。【解決手段】 SOI基板におけるSOI層(Si活性層領域)のボディ部,ソース・ドレイン部に各々の不純物を注入してMOSFETを構成した半導体装置において、前記Si活性層領域上に対しゲート絶縁膜を介してゲート電極を形成する。その後、エクステンション層を形成してから、前記ゲート電極およびゲート絶縁膜の側壁側にゲートサイドウォールを形成し、前記Si活性層領域におけるソース・ドレイン部にシリサイド膜を形成する。次に、前記の素子分離領域,Si活性層領域,ゲート電極,サイドウォールを覆うように層間絶縁膜を形成した後、その層間絶縁膜に対し素子分離領域とシリサイド膜との境界線上の位置で電気的接続用のコンタクト孔を開孔する。

請求項（抜粋）：

Si基板上に埋め込み酸化膜を介してSOI層が形成されたSOI基板を用い、そのSOI層に複数個の素子分離領域を形成し、それら各素子分離領域間のSi活性層領域のボディ部,ソース・ドレイン部に各々の不純物を注入してMOSFETを構成した半導体装置において、前記Si活性層領域上に対しゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極およびゲート絶縁膜の側壁側に形成されたゲートサイドウォールと、前記Si活性層領域におけるソース・ドレイン部に形成されたシリサイド膜と、前記の素子分離領域,ソース・ドレイン部,ゲート電極,サイドウォールを覆うように形成された層間絶縁膜と、前記層間絶縁膜に開孔されシリサイド膜を介してソース・ドレイン部と電気的に接続するためのコンタクト孔と、を備え、前記コンタクト孔は、そのコンタクト孔底部がソース・ドレイン部と素子分離領域との境界線上に位置するように開孔され、かつ前記コンタクト孔における素子分離領域側の底部が、埋め込み酸化膜中に位置することを特徴とする半導体装置。

IPC (5件)：

H01L 29/786 ,  H01L 21/28 ,  H01L 21/76 ,  H01L 21/762 ,  H01L 21/768

FI (7件)：

H01L 21/28 L ,  H01L 29/78 616 T ,  H01L 21/76 L ,  H01L 21/76 D ,  H01L 21/90 C ,  H01L 29/78 621 ,  H01L 29/78 616 V

Fターム (79件)：

4M104AA09 ,  4M104BB01 ,  4M104BB20 ,  4M104CC01 ,  4M104DD78 ,  4M104DD84 ,  4M104FF18 ,  4M104FF22 ,  4M104GG09 ,  4M104HH15 ,  5F032AA01 ,  5F032AA35 ,  5F032AA44 ,  5F032AA70 ,  5F032AA77 ,  5F032BB08 ,  5F032CA17 ,  5F032DA03 ,  5F032DA23 ,  5F032DA33 ,  5F032DA53 ,  5F032DA78 ,  5F033GG03 ,  5F033HH04 ,  5F033HH25 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ33 ,  5F033KK01 ,  5F033KK04 ,  5F033KK25 ,  5F033MM07 ,  5F033PP06 ,  5F033PP15 ,  5F033QQ09 ,  5F033QQ25 ,  5F033QQ26 ,  5F033QQ31 ,  5F033QQ70 ,  5F033QQ73 ,  5F033RR04 ,  5F033RR06 ,  5F033SS13 ,  5F033VV15 ,  5F033WW00 ,  5F033XX09 ,  5F033XX31 ,  5F110AA03 ,  5F110AA06 ,  5F110BB04 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE09 ,  5F110EE32 ,  5F110GG02 ,  5F110GG12 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HK05 ,  5F110HK33 ,  5F110HL01 ,  5F110HL04 ,  5F110HL12 ,  5F110HL14 ,  5F110HL23 ,  5F110HL24 ,  5F110HM02 ,  5F110HM15 ,  5F110HM17 ,  5F110NN02 ,  5F110NN23 ,  5F110NN35 ,  5F110NN62 ,  5F110QQ02 ,  5F110QQ11 ,  5F110QQ19

引用特許：

審査官引用 (6件)

• 薄膜状半導体装置およびその作製方法
  公報種別：公開公報   出願番号：特願平5-285988   出願人：株式会社半導体エネルギー研究所
• 特開平1-307269
  
• 特開平1-307269
  
• 半導体集積回路
  公報種別：公開公報   出願番号：特願平4-154886   出願人：日本電気株式会社
• 半導体装置およびその作製方法
  公報種別：公開公報   出願番号：特願平8-178508   出願人：株式会社半導体エネルギー研究所
• 半導体集積回路の作製方法
  公報種別：公開公報   出願番号：特願平8-023271   出願人：株式会社半導体エネルギー研究所