特許
J-GLOBAL ID：200903013353074857
不揮発性半導体記憶装置、及びその製造方法
発明者：
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出願人/特許権者：
代理人 (2件)：
伊丹 勝
, 田村 和彦
公報種別：公開公報
出願番号（国際出願番号）：特願2008-117508
公開番号（公開出願番号）：特開2009-267243
出願日： 2008年04月28日
公開日（公表日）： 2009年11月12日
要約：
【課題】占有面積を縮小した不揮発性半導体記憶装置、製造方法を提供する。【解決手段】不揮発性半導体記憶装置100は、メモリセルトランジスタ層30、第2CMP用ダミー層70を備える。メモリセルトランジスタ層30は、半導体基板Baに平行で且つ積層された第1〜第4ワード線導電層と32a〜32d、メモリ保護絶縁層34を備える。第1〜第4ワード線導電層32a〜32dの端部は、ロウ方向にて階段状に形成されている。第2CMP用ダミー層70は、半導体基板Baに平行で且つ積層されて第1〜第4ワード線導電層32a〜32dと同層に形成されたダミー第1〜第4ワード線導電層72a〜72d、ダミーメモリ保護絶縁層74を備える。ダミー第1〜第4ワード線導電層72a〜72dの端部は、配線領域Arにて半導体基板Baに対して略垂直方向に延びる直線に沿って揃うように形成されている。【選択図】図4
請求項（抜粋）：
電気的に書き換え可能であり且つ直列接続された複数のメモリセルとして機能する第1の層、及び当該第1の層の周辺に設けられた第2の層を備え、
前記第1の層は、
基板に対して平行に延びると共に前記基板に垂直な方向に積層された複数の第1導電層と、
前記複数の第1導電層の上層に形成された第1絶縁層と、
当該複数の第1導電層を貫通するように形成された第1半導体層と、
前記第1導電層と前記第1半導体層との間に形成され且つ電荷を蓄積可能に構成された電荷蓄積層とを備え、
前記第1導電層の端部は、第1方向にて階段状に形成され、
前記第2の層は、
前記基板に対して平行に延びると共に前記基板に垂直な方向に積層されて前記複数の第1導電層とそれぞれ同層に形成された複数の第2導電層と、
前記複数の第2導電層の上層に形成された第2絶縁層とを備え、
前記第2導電層の端部は、所定領域にて前記基板に対して略垂直方向に延びる直線に沿って揃うように形成されている
ことを特徴とする不揮発性半導体記憶装置。
IPC (5件)：
H01L 21/824
, H01L 27/115
, H01L 27/10
, H01L 29/788
, H01L 29/792
H01L27/10 434
, H01L27/10 481
, H01L29/78 371
5F083EP18
, 5F083EP22
, 5F083EP33
, 5F083EP34
, 5F083EP48
, 5F083EP49
, 5F083EP76
, 5F083GA10
, 5F083GA27
, 5F083JA04
, 5F083JA39
, 5F083JA40
, 5F083KA01
, 5F083KA05
, 5F083MA05
, 5F083MA06
, 5F083MA16
, 5F083MA19
, 5F083MA20
, 5F083PR40
, 5F083PR42
, 5F083PR52
, 5F083ZA04
, 5F083ZA05
, 5F083ZA06
, 5F083ZA07
, 5F083ZA28
, 5F101BA45
, 5F101BB02
, 5F101BD16
, 5F101BD22
, 5F101BD30
, 5F101BD34
, 5F101BD37
, 5F101BH21
