特許
J-GLOBAL ID：200903036247540458

半導体メモリ及びその製造方法

発明者：
清利 正弘

清利 正弘 について

, 
小澤 良夫

小澤 良夫 について

, 
山本 明人

山本 明人 について

, 
荒井 史隆

荒井 史隆 について

, 
白田 理一郎

白田 理一郎 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2006-256194
公開番号（公開出願番号）：特開2008-078404
出願日： 2006年09月21日
公開日（公表日）： 2008年04月03日
要約：
【課題】 大幅な工程増を伴わずにメモリ層を積層できる構造を持つ半導体メモリを提供する。【解決手段】 基板に平行に積層された縞状のアクティブエリア(AA)を有し、基板に垂直方向に積層された前記各AAは自己整合的に加工されており、各AAは基板に垂直方向の側面の一方または両方をチャネル領域として使用し、かつ、各AAは長手方向に複数のゲート電極(GC)と直交し、AAとGCとの直交部分がメモリセルを形成し、直交面内の複数のセルがゲート電極を共有する。【選択図】 図6
請求項（抜粋）：
基板に平行に積層された縞状のアクティブエリアを有し、 基板に垂直方向に積層された前記各アクティブエリアは自己整合的に加工されており、 前記各アクティブエリアは基板に垂直方向の側面の一方または両方をチャネル領域として使用し、かつ、前記各アクティブエリアは長手方向に複数のゲート電極と直交し、 前記アクティブエリアと前記ゲート電極との直交部分がメモリセルを形成し、 直交面内の複数の前記メモリセルが前記ゲート電極を共有することを特徴とする半導体メモリ。
IPC (8件)：
H01L 21/824 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/105 ,  H01L 27/10 ,  H01L 45/00 ,  H01L 49/00
FI (7件)：
H01L27/10 434 ,  H01L29/78 371 ,  H01L27/10 448 ,  H01L27/10 451 ,  H01L45/00 A ,  H01L45/00 Z ,  H01L49/00 Z
Fターム (34件)：
5F083EP18 ,  5F083EP33 ,  5F083EP34 ,  5F083EP49 ,  5F083EP76 ,  5F083FZ10 ,  5F083GA10 ,  5F083HA02 ,  5F083JA02 ,  5F083JA04 ,  5F083JA38 ,  5F083JA40 ,  5F083LA21 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083MA20 ,  5F083NA01 ,  5F083PR25 ,  5F083PR40 ,  5F083PR42 ,  5F083PR52 ,  5F083ZA21 ,  5F101BA45 ,  5F101BA47 ,  5F101BC03 ,  5F101BD13 ,  5F101BD22 ,  5F101BD30 ,  5F101BD34 ,  5F101BF05 ,  5F101BH11 ,  5F101BH21 ,  5F101BH23
引用特許：
出願人引用 (8件)
  • 不揮発性半導体記憶装置の製造方法
    公報種別：公開公報   出願番号：特願平6-027101   出願人：株式会社東芝
  • United States Patent No US6534403B2
  • United States Patent Application Publication Pub.No US2005/0014334A1
全件表示
審査官引用 (3件)

前のページに戻る

TOP

BOTTOM