特許

J-GLOBAL ID：200903014203559140

SOI基板、半導体装置および半導体装置製造方法

発明者： 佐竹 秀喜 ,  鳥海 明
出願人/特許権者： 株式会社東芝
代理人 (1件)： 大胡 典夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-186541
公開番号（公開出願番号）：特開2001-015722
出願日： 1999年06月30日
公開日（公表日）： 2001年01月19日
要約：

【要約】【課題】 シリコン基板とSOI層との間に存在する埋め込み酸化膜のリーク電流を低減し、電気的な信頼性の高いSOI素子を提供することを目的とする。【解決手段】 第一導電型を有する第一の半導体層10と、前記第一の半導体層10上に形成された絶縁膜11と、前記絶縁膜11上に形成された第二の半導体層24と、前記第二の半導体層24に形成された複数の能動素子とを有する半導体装置であって、前記第一の半導体層10と絶縁層11との界面、あるいは前記第二の半導体層24と絶縁層との界面に、5×1020cm-3以下の濃度のフッ素原子が導入することで、絶縁層11の欠陥量を減少させ、絶縁特性を向上させる。

請求項（抜粋）：

第一導電型を有する第一の半導体層と、前記第一の半導体層上に形成された絶縁膜と、前記絶縁膜上に形成された第二の半導体層と、前記第二の半導体層に形成された複数の能動素子とを有する半導体装置であって、前記絶縁膜中に5×1020cm-3以下の濃度のフッ素原子が導入されたことを特徴とする半導体装置。

IPC (5件)：

H01L 27/12 ,  H01L 21/265 ,  H01L 21/762 ,  H01L 29/786 ,  H01L 21/336

FI (8件)：

H01L 27/12 Z ,  H01L 27/12 B ,  H01L 27/12 E ,  H01L 21/265 Y ,  H01L 21/76 D ,  H01L 29/78 626 C ,  H01L 29/78 627 D ,  H01L 29/78 627 Z

Fターム (36件)：

5F032AA06 ,  5F032AA07 ,  5F032CA17 ,  5F032DA03 ,  5F032DA23 ,  5F032DA25 ,  5F032DA43 ,  5F032DA60 ,  5F032DA71 ,  5F032DA74 ,  5F110AA16 ,  5F110AA30 ,  5F110CC01 ,  5F110DD05 ,  5F110DD13 ,  5F110DD24 ,  5F110DD25 ,  5F110EE03 ,  5F110EE09 ,  5F110EE14 ,  5F110EE32 ,  5F110EE45 ,  5F110FF04 ,  5F110FF23 ,  5F110FF26 ,  5F110GG02 ,  5F110GG12 ,  5F110HJ01 ,  5F110HJ13 ,  5F110HL03 ,  5F110HL23 ,  5F110NN62 ,  5F110QQ11 ,  5F110QQ17 ,  5F110QQ26 ,  5F110QQ30

引用特許：

審査官引用 (4件)

• 特開平3-149821
  
• シリコンオンインシュレータ基板の製造方法
  公報種別：公開公報   出願番号：特願平4-022237   出願人：富士通株式会社
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平3-281715   出願人：富士通株式会社
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平3-207736   出願人：富士通株式会社