特許
J-GLOBAL ID：200903014205454701

電力用半導体装置およびその製造方法

発明者：
齋 藤 渉

齋 藤 渉 について

, 
大 村 一 郎

大 村 一 郎 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (5件)： 吉武 賢次 ,  橘谷 英俊 ,  佐藤 泰和 ,  吉元 弘 ,  川崎 康
公報種別：公開公報
出願番号（国際出願番号）：特願2005-010480
公開番号（公開出願番号）：特開2006-202837
出願日： 2005年01月18日
公開日（公表日）： 2006年08月03日
要約：
【課題】 素子耐圧が十分に高くて、オン抵抗が十分に低い電力用半導体装置を提供する。【解決手段】 パワーMOSFETは、基板面に沿って形成されるドレイン電極1と、ドレイン電極1上に形成されるn+ドレイン層2と、n+ドレイン層2上に形成されるスーパージャンクション構造のドリフト層3と、ドリフト層3上の一部に選択的に形成されるpベース層4と、pベース層4上に選択的に形成されるn+ソース層5と、pベース層4およびn+ソース層5上に形成されるソース電極6と、ドリフト層3、pベース層4およびn+ソース層5にゲート絶縁膜7を介して隣接配置されるゲート電極8と、ドリフト層3の端部に形成され空乏層の広がりを防止する空乏層遮断部9とを備えている。ドリフト層3を形成する際に、基板表面にp型エピタキシャル成長層23が残存するように基板平坦化処理を行うため、ドリフト層3が薄くなりすぎることがなく、耐圧が低くなるおそれがない。【選択図】 図1
請求項（抜粋）：
基板面に沿って形成される第1の主電極と、 前記第1の主電極に電気的に接続される第1導電型の第1半導体層と、 前記第1半導体層上に形成され、基板面に沿って交互に周期的に形成される第1導電型の第2半導体層および第2導電型の第3半導体層からなる周期構造部と、 前記第2および第3半導体層上の一部に選択的に形成される第2導電型の第4半導体層と、 前記第4半導体層上に選択的に形成される第1導電型の第5半導体層と、 前記第4および第5半導体層に接合される第2の主電極と、 前記第2、第4および前記第5半導体層上に第1絶縁膜を介して隣接配置される制御電極と、 前記第2および第3半導体層からなる周期構造領域の外側に形成され、空乏層の広がりを防止する空乏層遮断部と、を備え、 前記空乏層遮断部は、 前記第3半導体層の形成領域の外側に形成される第1トレンチと、 前記第1トレンチ内に第2絶縁膜を介して形成される導電層と、を有することを特徴とする電力用半導体装置。
IPC (3件)：
H01L 29/06 ,  H01L 29/78 ,  H01L 21/336
FI (6件)：
H01L29/78 652P ,  H01L29/78 652H ,  H01L29/78 652K ,  H01L29/78 652S ,  H01L29/78 653C ,  H01L29/78 658E
引用特許：
出願人引用 (5件)
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審査官引用 (4件)
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