特許
J-GLOBAL ID：200903014281358703
半導体メモリ素子
発明者：
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出願人/特許権者：
代理人 (1件)：
萩原 誠
公報種別：公開公報
出願番号（国際出願番号）：特願2000-092176
公開番号（公開出願番号）：特開2001-111006
出願日： 2000年03月29日
公開日（公表日）： 2001年04月20日
要約：
【要約】【課題】 メモリチップサイズを最小化し、かつコンタクト不良に伴う不良メモリチップの発生率を低くした半導体メモリ素子を提供すること。。【解決手段】 ビットライン対BLI,/BLiを有するメモリセルアレイ部60,90が隣接する一対のセンスアンプ部10,20を介在して左右側にそれぞれ配置され、センスアンプ部10,20とメモリセルアレイ部60,90との間に等化部50,80及び伝送部40,70が配置され、伝送部40,70とセンスアンプ部10,20との間に入出力選択部31,32が配置される。これにより、伝送部40,70のトランジスタQ4,Q14のソースと入出力選択部31,32のトランジスタQ8,Q9のドレインとを共有配置することを可能とする。
請求項（抜粋）：
複数のビットライン対を有する第1,第2メモリセルアレイ部と、この第1,第2メモリセルアレイ部間に配置され、第1,第2メモリセルアレイ部のそれぞれのビットライン対の電圧差を感知して増幅する隣接した第1,第2センスアンプ部と、前記第1,第2メモリセルアレイ部と前記第1,第2センスアンプ部との間にそれぞれ配置され、前記第1,第2メモリセルアレイ部のビットライン対の電圧を等化する第1,第2等化部と、前記第1,第2センスアンプ部と前記第1,第2等化部との間にそれぞれ配置され、前記第1,第2メモリセルアレイ部のうち何れか一つのメモリセルアレイ部を選択し、該選択されたメモリセルアレイ部のビットライン対の電圧を伝送する第1,第2伝送部と、前記第1,第2センスアンプ部と前記第1,第2伝送部との間にそれぞれ配置され、前記第1,第2センスアンプ部の増幅された電圧を入出力ラインに選択的に出力する第1,第2入出力選択部とを具備することを特徴とする半導体メモリ素子。
IPC (2件)：
H01L 27/108
, H01L 21/8242
H01L 27/10 681 F
, H01L 27/10 681 E
5F083AD00
, 5F083LA03
, 5F083LA12
