特許
J-GLOBAL ID：200903014468986260

半導体装置及びその製造方法

発明者：
十河 誠治

十河 誠治 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (1件)： 前田 弘 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-224991
公開番号（公開出願番号）：特開2002-043579
出願日： 2000年07月26日
公開日（公表日）： 2002年02月08日
要約：
【要約】【課題】 高耐圧特性の確保とオン抵抗の低減との両立を図ることができると共に、ラッチアップ現象を防止できるようにする。【解決手段】 p- 型の半導体基板100の表面部にはシリコン酸化膜からなる絶縁層101が形成されており、該絶縁層101の上にはp- 型の不純物層からなるp型半導体層102が形成されている。p型半導体層102には、底部が絶縁層101と接するようにn- 型の不純物層からなる延長ドレイン領域103が形成されていると共に、p型半導体層102の表面部にはn+ 型の不純物層からなるソース領域104が形成されている。延長ドレイン領域103の表面部にはp- 型の不純物層からなるp型領域107が形成されている。
請求項（抜粋）：
第1導電型の半導体基板の表面部に形成された絶縁層と、前記絶縁層の上に形成された第1導電型の第1の半導体層と、前記第1の半導体層に、底部が前記絶縁層と接するように形成された第2導電型のドレイン領域と、前記第1の半導体層に形成された第2導電型のソース領域と、前記ドレイン領域の表面部に形成された第1導電型の第2の半導体層とを備えていることを特徴とする半導体装置。
IPC (2件)：
H01L 29/786 ,  H01L 29/78
FI (5件)：
H01L 29/78 616 V ,  H01L 29/78 301 D ,  H01L 29/78 622 ,  H01L 29/78 626 Z ,  H01L 29/78 626 C
Fターム (34件)：
5F040DA18 ,  5F040DA22 ,  5F040DA27 ,  5F040DC01 ,  5F040EB01 ,  5F040EB12 ,  5F040EC07 ,  5F040ED09 ,  5F040EF18 ,  5F040EM01 ,  5F040EM02 ,  5F040EM03 ,  5F110AA07 ,  5F110AA13 ,  5F110BB04 ,  5F110BB12 ,  5F110CC02 ,  5F110DD13 ,  5F110DD24 ,  5F110EE09 ,  5F110FF02 ,  5F110GG02 ,  5F110GG24 ,  5F110GG32 ,  5F110GG52 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HM12 ,  5F110NN02 ,  5F110NN62 ,  5F110NN65 ,  5F110QQ17
引用特許：
審査官引用 (3件)
  • 半導体装置、その製造方法
    公報種別：公開公報   出願番号：特願平9-295748   出願人：日本電気株式会社
  • 高電圧MOSトランジスタ
    公報種別：公開公報   出願番号：特願平7-196950   出願人：パワーインテグレーションズ,インコーポレーテッド
  • 高耐圧半導体装置
    公報種別：公開公報   出願番号：特願平5-231281   出願人：株式会社東芝

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