特許
J-GLOBAL ID：200903014544052078
不揮発性半導体メモリ装置及びその装置の動作モード制御方法
発明者：
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出願人/特許権者：
代理人 (1件)：
萩原 誠
公報種別：公開公報
出願番号（国際出願番号）：特願平9-345625
公開番号（公開出願番号）：特開平10-188580
出願日： 1997年12月15日
公開日（公表日）： 1998年07月21日
要約：
【要約】【課題】 セル間の間隔を減らして、読出速度の向上をはかることのできる電気的に消去及びプログラム可能な不揮発性半導体メモリ装置を提供する。【解決手段】 ウェル領域を持つ基板及び、前記ウェル領域内に形成される少なくとも2つのマットを含み、マット各々はローとカラムとを定義すると共にロー方向に配列される複数のメモリブロックを持ち、メモリブロック各々は、対応するローに従って、所定の間隔をおいて配置される複数のサブアレイ領域と、前記サブアレイ領域の間とそれらの両側に各々配置される複数のセクションデコーダーを持ち、サブアレイ領域各々は、少なくとも一つの対応するローに従って伸張する共通ソースラインと、対応するローに従って伸張する複数のワードラインと、対応するローに従って伸張する複数のビットライン対とを持ち、各サブアレイ領域両側のセクションデコーダー中の少なくとも一つの隣接したサブアレイ領域内のワードライン中の奇数番目ラインを駆動し、他の一つは隣接したサブアレイ領域内のワードライン中の偶数番目のラインを駆動する。
請求項（抜粋）：
電気的に消去及びプログラム可能な不揮発性半導体メモリ装置において、ウェル領域を持ち、ローとカラムとを定義する基板と、ロー中の少なくとも一つに従って伸張する共通ソースラインと;対応するカラムに従って伸張する複数のビットライン対と;前記ウェル領域内に形成され、電気的に消去及びプログラム可能なセルユニットからなるマトリックスと、前記セルユニットの各々は、共通ソースラインと対応するビットラインに配置される複数のメモリセルトランジスターと第1ないし第3選択トランジスターとを持ち、前記メモリセルトランジスターの各々は、前記ウェル領域内にチャンネル領域を間において形成されるドレイン及びソース領域、前記チャンネル領域上に形成され、該当2進データーに対応する電荷を貯蔵するフローティングゲート、フローティングゲート上に形成され対応するワードラインに連結される制御ゲートを持ち、前記第1選択トランジスター、メモリセルトランジスター、第2及び第3選択トランジスター、メモリセルトランジスター、前記対応するビットラインと前記共通ソースラインの間に直列に連結され、前記各ビットライン対中の一つに対応するセルユニットは、前記第2及び第3選択トランジスターとして増加型及び空乏型トランジスターを持ち、対応するローに従って伸張し、前記対応するロー内の前記メモリセルトランジスターの制御ゲートに各々連結される複数のワードラインと、対応するローに従って伸張し、対応するロー内の前記選択トランジスターのゲートに各々連結される複数の選択ラインと、対応する動作モードに従って、前記ワードライン及び前記選択ライン中の選択されたもの及び、非選択されたもの上に所定の電圧を各々印加する電圧制御手段及び、前記ビットライン対に連結され、各ビットライン対中の選択された一つの非選択された一つ上に2進データー及び対応する動作モードによる所定の電圧を各々印加し、前記各ビットライン対上の電圧を感知及び増幅し、前記選択されたビットラインに関連されたメモリセルトランジスターにプログラムされているデーターを読出するデーター入/出力手段を含む不揮発性半導体メモリ装置。
IPC (6件)：
G11C 16/02
, G11C 16/04
, H01L 27/115
, H01L 21/8247
, H01L 29/788
, H01L 29/792
G11C 17/00 613
, G11C 17/00 601 T
, G11C 17/00 622 E
, H01L 27/10 434
, H01L 29/78 371
