特許
J-GLOBAL ID：200903014579915958

半導体装置のビアホ-ル形成方法

発明者：
上野 和良

上野 和良 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 工藤 実 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-016258
公開番号（公開出願番号）：特開2000-216248
出願日： 1999年01月25日
公開日（公表日）： 2000年08月04日
要約：
【要約】【課題】電気抵抗の増大を招かず、且つ、リーク電流の発生を抑制する。【解決手段】SiO2層/エッチング停止層2/Cu層1の層形成体に第1段階ビアホール5を形成し、エッチング停止層2で停止し、レジスト層4を剥離して、エッチング停止層2に更に第1段階ビアホール5に継続する第2段階ビアホール6を形成し、ビアホール5,6をクリーニングし、スパッタリングによりバリア膜7を形成する。オーバーエッチングの時間の短縮により、Cu-Cu接続は電気抵抗の増大を有効に抑制し、電流リークを防止する。
請求項（抜粋）：
Cu層と、前記Cu層の表面側のエッチング停止層と、前記エッチング停止層の表面側の絶縁層とからなる層形成体に第1段階ビアホールを形成するためのステップ、ここで前記第1段階ビアホールの形成は前記エッチング停止層で停止され、前記エッチング停止層に更に前記第1段階ビアホールに継続する第2段階ビアホールを形成することによりビアホールを形成するためのステップ、ここで前記第2段階ビアホールは前記Cu層に届き、前記第2段階ビアホールをクリーニングするためのステップ、前記クリーニングの後に前記第1段階ビアホール及び前記第2段階ビアホールにスパッタリングによりバリア膜を形成するためのステップとからなる半導体装置のビアホール形成方法。
IPC (2件)：
H01L 21/768 ,  H01L 21/3205
FI (2件)：
H01L 21/90 A ,  H01L 21/88 R
Fターム (24件)：
5F033HH32 ,  5F033JJ01 ,  5F033KK11 ,  5F033MM02 ,  5F033PP15 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ12 ,  5F033QQ15 ,  5F033QQ19 ,  5F033QQ21 ,  5F033QQ23 ,  5F033QQ37 ,  5F033QQ74 ,  5F033QQ85 ,  5F033QQ92 ,  5F033QQ93 ,  5F033QQ98 ,  5F033RR04 ,  5F033RR06 ,  5F033WW03 ,  5F033WW05 ,  5F033XX09 ,  5F033XX31
引用特許：
審査官引用 (4件)
全件表示

前のページに戻る

TOP

BOTTOM