特許
J-GLOBAL ID：200903014822901456

半導体装置及びその製造方法

発明者：
加藤 樹理

加藤 樹理 について

, 
金本 啓

金本 啓 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (2件)： 上柳 雅誉 ,  須澤 修
公報種別：公開公報
出願番号（国際出願番号）：特願2006-135650
公開番号（公開出願番号）：特開2007-305942
出願日： 2006年05月15日
公開日（公表日）： 2007年11月22日
要約：
【課題】SOI領域とバルク領域との間でのクロストークノイズを低減しつつ、結晶欠陥の発生を防止できるようにした半導体装置及びその製造方法を提供する。【解決手段】SOI領域とバルク領域とを半導体基板1に有する半導体装置であって、SOI領域に形成されたLV-MOSFET100と、バルク領域に形成されたHV-MOSFET200との間が素子分離層300によって隔てられており、素子分離層300のSOI領域側はトレンチ構造を有し、素子分離層300のバルク領域側がLOCOS構造を有する。このような構成であれば、LV-MOSFET100とHV-MOSFET200との間の素子分離をトレンチ構造のみで行う場合と比べて、クロストークノイズを低減しつつ、素子分離層300のトレンチ構造を浅くすることができる。【選択図】図9
請求項（抜粋）：
SOI領域とバルク領域とを半導体基板に有する半導体装置であって、 前記SOI領域に形成された第1素子と前記バルク領域に形成された第2素子との間が 、トレンチ構造の第1素子分離層及びLOCOS構造の第2素子分離層の両方によって隔 てられていることを特徴とする半導体装置。
IPC (5件)：
H01L 21/764 ,  H01L 21/76 ,  H01L 29/786 ,  H01L 27/12 ,  H01L 27/08
FI (9件)：
H01L21/76 A ,  H01L21/76 M ,  H01L21/76 L ,  H01L29/78 621 ,  H01L29/78 613Z ,  H01L27/12 F ,  H01L27/12 L ,  H01L27/08 331A ,  H01L27/08 331E
Fターム (69件)：
5F032AA08 ,  5F032AA13 ,  5F032AA34 ,  5F032AA44 ,  5F032AA46 ,  5F032AA77 ,  5F032AA82 ,  5F032BA03 ,  5F032BA06 ,  5F032BB01 ,  5F032CA03 ,  5F032CA17 ,  5F032CA18 ,  5F032CA24 ,  5F032CA25 ,  5F032DA02 ,  5F032DA13 ,  5F032DA16 ,  5F032DA23 ,  5F032DA24 ,  5F032DA28 ,  5F032DA33 ,  5F032DA43 ,  5F032DA53 ,  5F032DA74 ,  5F032DA78 ,  5F048AA04 ,  5F048AA05 ,  5F048AA07 ,  5F048AC01 ,  5F048AC03 ,  5F048AC04 ,  5F048BA01 ,  5F048BA09 ,  5F048BA16 ,  5F048BA20 ,  5F048BB05 ,  5F048BB16 ,  5F048BB20 ,  5F048BC06 ,  5F048BC18 ,  5F048BE02 ,  5F048BG06 ,  5F048BG12 ,  5F048BG13 ,  5F048DA23 ,  5F110AA04 ,  5F110AA16 ,  5F110AA30 ,  5F110BB12 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110DD24 ,  5F110EE09 ,  5F110EE32 ,  5F110EE45 ,  5F110FF02 ,  5F110FF23 ,  5F110GG02 ,  5F110GG12 ,  5F110GG25 ,  5F110GG42 ,  5F110HJ01 ,  5F110HJ13 ,  5F110HM15 ,  5F110NN65 ,  5F110NN66 ,  5F110QQ11
引用特許：
出願人引用 (1件) 審査官引用 (3件)

前のページに戻る

TOP

BOTTOM