特許

J-GLOBAL ID：200903015218023587

半導体装置及びその製造方法

発明者： 磯部 良彦 ,  加藤 政利 ,  山岡 徹
出願人/特許権者： 株式会社デンソー
代理人 (1件)： 伊藤 洋二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-109960
公開番号（公開出願番号）：特開2000-003917
出願日： 1999年04月16日
公開日（公表日）： 2000年01月07日
要約：

【要約】【課題】 スクライブライン上における層間絶縁膜を除去してウェハの薄型化を図る場合において、配線層形成によって残渣が発生せず、かつ層間絶縁膜の膜厚バラツキが少ない、歩留りの良好な半導体装置とする。【解決手段】 シリコン基板1上に、層間絶縁膜12、13、14と配線層9、10、11とを交互に積層することにより、複数の層間絶縁膜及び複数の配線層を形成し、スクライブラインS上に位置する複数の層間絶縁膜を一括してエッチング除去する。これにより、配線層9、10、11を形成する際に残渣を発生させないようにできる。また、一層毎にエッチング除去していないため、先に形成されている層間絶縁膜12、13の段差が少なく、その上に層間絶縁膜13、14を積層しても膜厚バラツキが少なく形成できる。これにより、歩留りを良好にすることができる。

請求項（抜粋）：

基板(1)にチップ単位で形成された複数の素子部と、前記基板上に積層され、前記複数の素子部と電気的に接続される複数の配線層(9、10、11)と、前記複数の配線層それぞれの下に形成された複数の層間絶縁膜(12、13、14)とを備えてなる半導体装置の製造方法において、前記基板上に、層間絶縁膜と配線層とを交互に積層することにより、前記複数の層間絶縁膜及び前記複数の配線層を形成する工程と、前記複数の層間絶縁膜のうち、前記素子部をチップ単位に仕切るスクライブライン(S)上に位置する部分を、一括してエッチングする工程と、を備えていることを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 21/3213 ,  H01L 21/301 ,  H01L 21/8234 ,  H01L 27/088

FI (3件)：

H01L 21/88 D ,  H01L 21/78 L ,  H01L 27/08 102 Z

引用特許：

審査官引用 (3件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平4-324433   出願人：セイコーエプソン株式会社
• 半導体集積回路装置の製造方法
  公報種別：公開公報   出願番号：特願平6-117808   出願人：株式会社日立製作所
• 半導体装置
  公報種別：公開公報   出願番号：特願平5-306558   出願人：日本電気株式会社