特許
J-GLOBAL ID：200903015318828965
データプロセッサ
発明者：
,
出願人/特許権者：
代理人 (1件)：
池内 義明
公報種別：公開公報
出願番号（国際出願番号）：特願平8-239878
公開番号（公開出願番号）：特開平9-218802
出願日： 1996年08月22日
公開日（公表日）： 1997年08月19日
要約：
【要約】【課題】 中央処理ユニット2とデバッグモジュール10が特別のデバッグモードでデータプロセッサ3が動作することなく同時動作可能にする。【解決手段】 コア9とデバッグモジュール10との間でデータ、アドレスおよび制御情報を通信するためバス25を使用しデバッグモジュール10が中央処理ユニット2と同じ内部レジスタおよびメモリロケーションへのアクセスを得るようにする。デバッグモジュール10および中央処理ユニット2が共に同じ内部レジスタおよびメモリロケーションへのアクセスの能力を有する一方で、中央処理ユニットは複数の制御レジスタ40のCSR(図8)におけるデバッグレジスタへのプロセッサ書き込み禁止(IPW)ビットがセットされている場合に複数のブレークポイントレジスタ50に格納された値を変更できない。IPWビットは外部開発システム7によって提供されるコマンドによってのみ変更できる。
請求項（抜粋）：
データプロセッサ(3)であって、内部アドレスによって識別されるメモリ回路(6)におけるメモリロケーション、デバッグモジュール(10)であって、該デバッグモジュールは前記データプロセッサの前記メモリロケーションへのアクセスの外部要求を処理し、前記デバッグモジュールは前記メモリロケーションのアクセス動作を開始するためにバス要求信号を肯定しかつバス承認信号の受信に応じて前記メモリロケーションのアクセス動作を実行するもの、前記データプロセッサの動作を制御するための中央処理ユニット(2)であって、該中央処理ユニットはパイプライン動作方法を使用して複数のデータ処理命令を実行し、第1のパイプライン(210)は実行されるべき複数のデータ処理命令を指示し、前記中央処理ユニットは前記複数のデータ処理命令が実行されたとき前記バス要求信号に応じてバス承認信号を選択的に肯定するもの、前記デバッグモジュール、前記中央処理ユニット、および前記メモリの各々の間で情報を通信するためのバス手段(25)であって、該バス手段は前記中央処理ユニットがバス承認信号を肯定したときに前記メモリロケーションに格納されたデータ値を前記デバッグモジュールに通信するもの、を具備することを特徴とするデータプロセッサ(3)。
IPC (2件)：
G06F 11/28 320
, G06F 11/22 340
G06F 11/28 320 A
, G06F 11/22 340 A
出願人引用 (9件)
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特開平1-201737
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特開平1-253044
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特開平4-123235
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審査官引用 (3件)
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