特許
J-GLOBAL ID：200903015640084351
設計装置および設計方法とそのプログラム
発明者：
出願人/特許権者：
代理人 (2件)：
大菅 義之
, 久木元 彰
公報種別：公開公報
出願番号（国際出願番号）：特願2005-372906
公開番号（公開出願番号）：特開2007-172542
出願日： 2005年12月26日
公開日（公表日）： 2007年07月05日
要約：
【課題】FSMカバレッジ測定のエラー状態を検出し検査時間を短縮する装置と方法とプログラムを提供する。【解決手段】言語記述された論理回路とテストベンチに基づいてFSMカバレッジ測定を実行させるプログラムであって、言語記述および言語記述に基づき生成される設計情報からFSM構成を抽出する機能と、FSMの入力となる変数からバックトレースしてフリップフロップ出力またはトップモジュールの外部入力に到達するまでの範囲でモジュール階層間を展開し、モジュール入力に対する階層間のFSM入力論理を抽出する抽出機能と、FSM入力論理で検出された排他性を有する論理とFSMの遷移論理に基づいた演算結果により、絶対に到達しない状態および絶対に発生しない遷移がないかを検出する検出機能と、をコンピュータに実行させるプログラムである。【選択図】図3
請求項（抜粋）：
言語記述された論理回路とテストベンチに基づいてFSMカバレッジ測定を実行させるプログラムであって、
前記言語記述および前記言語記述に基づき生成される設計情報からFSM構成を抽出する機能と、
前記FSMの入力となる変数からバックトレースしてフリップフロップ出力またはトップモジュールの外部入力に到達するまでの範囲でモジュール階層間を展開し、モジュール入力に対する階層間のFSM入力論理を抽出する抽出機能と、
前記FSM入力論理で検出された排他性を有する論理とFSMの遷移論理に基づいた演算結果により、絶対に到達しない状態および絶対に発生しない遷移がないかを検出する検出機能と、
をコンピュータに実行させるプログラム。
IPC (1件)：
FI (1件)：
Fターム (2件)：
引用特許：
出願人引用 (1件)
審査官引用 (5件)
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