マルチチップ型半導体装置

発明者：
出願人/特許権者：
代理人 (1件)：稲岡耕作 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-058078
公開番号（公開出願番号）：特開2000-260961
出願日： 1999年03月05日
公開日（公表日）： 2000年09月22日
要約：

【要約】【課題】外部接続端子数を少なくすることができる、フィールドプログラマブルゲートアレイを有するマルチチップ型半導体装置を提供する。【解決手段】親チップ1の表面に子チップ2が重ねて接合され、チップ・オン・チップ構造の半導体装置を構成している。親チップ1には、FPGA回路50および切り換え回路51が形成されている。子チップ2には、FPGA回路50の回路設定情報を記憶するための不揮発性コンフィギュレーションメモリ回路60が形成されている。FPGA回路50またはコンフィギュレーションメモリ回路60は、切り換え回路51を介して、外部接続パッド12に選択的に接続される。外部接続パッド12および切り換え回路51を介して、不揮発性コンフィギュレーションメモリ回路60をプログラムできる。また、外部接続パッド12および切り換え回路51を介してFPGA回路50に対する入出力を行える。

請求項（抜粋）：

フィールドプログラマブルゲートアレイを有する第1の半導体チップと、上記フィールドプログラマブルゲートアレイの回路設定のための設定情報を記憶するための書き込み可能な不揮発性メモリを有する第2の半導体チップと、上記第1の半導体チップと上記第2の半導体チップとを接続するチップ間接続部材とを含むことを特徴とするマルチチップ型半導体装置。

IPC (5件)：

H01L 27/10 495 , H01L 21/82 , H01L 25/065 , H01L 25/07 , H01L 25/18

FI (3件)：

H01L 27/10 495 , H01L 21/82 A , H01L 25/08 B

Fターム (15件)：

5F064AA03 , 5F064AA08 , 5F064AA11 , 5F064AA13 , 5F064AA20 , 5F064BB12 , 5F064CC09 , 5F064DD42 , 5F064FF49 , 5F064FF50 , 5F083EP00 , 5F083FZ10 , 5F083GA10 , 5F083GA30 , 5F083ZA14

引用特許：

審査官引用 (7件)

半導体集積回路装置及びその製造方法
公報種別：公開公報出願番号：特願平8-268189 出願人：松下電器産業株式会社
ゲートアレイ回路
公報種別：公開公報出願番号：特願平5-059777 出願人：株式会社東芝
特開平4-196159

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