特許
J-GLOBAL ID：200903015691049720

マルチプロセッサコンピュータシステムのための高度メモリアルゴリズミックプロセッサアーキテクチャ

発明者：
フッペンサル,ジョン・エム

フッペンサル,ジョン・エム について

, 
レスカー,ポール・エイ

レスカー,ポール・エイ について


出願人/特許権者：
エス・アール・シィ・コンピューターズ・インコーポレイテッド

エス・アール・シィ・コンピューターズ・インコーポレイテッド について


代理人 (1件)： 深見 久郎 (外5名)
公報種別：公表公報
出願番号（国際出願番号）：特願2001-580696
公開番号（公開出願番号）：特表2003-532224
出願日： 2001年03月16日
公開日（公表日）： 2003年10月28日
要約：
【要約】マルチプロセッサコンピュータシステムのための高度メモリアルゴリズミックプロセッサ(「MAP」)アーキテクチャは、たとえば、メモリアルゴリズミックプロセッサとして機能するフィールドプログラマブルゲートアレイ(「FPGA」)を含み得るアセンブリを含む。MAP素子(112)は、オペランド記憶部(246)、インテリジェントアドレス生成部、搭載型機能ライブラリ、結果記憶部および複数の入力/出力(「I/O」ポート)(24)をさらに含み得る。MAP素子はシステム中の高性能マイクロプロセッサを増強する(必ずしも置換しない)よう意図されており、本発明の特定の実施例では、これらはコンピュータシステムのメモリサブシステムを介して接続されることによりそのシステムに非常に密接に結合可能になるとともに、マルチプロセッサコンピュータシステム内のどのプロセッサ(232)からもグローバルにアクセス可能になる。
請求項（抜粋）：
プログラム命令に従ってユーザデータに対して動作する少なくとも1つのデータプロセッサを含むコンピュータシステムであって、前記コンピュータはさらに読出および書込バスにより前記少なくとも1つのデータプロセッサに結合された少なくとも1つのメモリアレイを含み、前記コンピュータシステムは、 オペランドに対して少なくとも1つのアルゴリズムを実行するためのユーザアレイと、前記少なくとも1つのメモリアレイにアクセスするためのアドレス生成部とを含む少なくとも1つのメモリアルゴリズミックプロセッサ素子と、 前記書込バスを前記ユーザアレイに結合するための、前記少なくとも1つのメモリアルゴリズミックプロセッサ素子に対応付けられる入力データバッファと、 前記ユーザアレイを前記読出バスに結合するための、前記少なくとも1つのメモリアルゴリズミックプロセッサ素子に対応付けられる出力FIFOとを含む、コンピュータシステム。
IPC (6件)：
G06F 15/16 610 ,  G06F 15/16 ,  G06F 15/16 620 ,  G06F 12/06 550 ,  G06F 15/167 ,  G06F 15/80
FI (6件)：
G06F 15/16 610 A ,  G06F 15/16 610 G ,  G06F 15/16 620 G ,  G06F 12/06 550 C ,  G06F 15/167 H ,  G06F 15/80
Fターム (9件)：
5B045BB34 ,  5B045BB35 ,  5B045DD01 ,  5B045GG09 ,  5B045GG12 ,  5B045GG14 ,  5B060KA02 ,  5B060KA06 ,  5B060MB02
引用特許：
審査官引用 (3件)

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