メモリサブシステムに複数のメモリアルゴリズムプロセッサを組込むマルチプロセッサコンピュータアーキテクチャ

発明者： ,
出願人/特許権者：
代理人 (1件)：深見久郎 (外5名)
公報種別：公表公報
出願番号（国際出願番号）：特願2000-539441
公開番号（公開出願番号）：特表2002-509302
出願日： 1998年12月03日
公開日（公表日）： 2002年03月26日
要約：

【要約】複数のプログラム可能なハードウェアのメモリアルゴリズムプロセッサ(「MAP」)をメモリサブシステムに組込むマイクロプロセッサコンピュータアーキテクチャである。MAPは、マイクロプロセッサと連係してかつ密結合されて特定のアルゴリズムを実行するよう機能する1つ以上のフィールドプログラマブルゲートアレイ(「FPGA」)を含んでもよく、各MAPは、ユーザ定義可能なアルゴリズムを実行するためにすべてのシステムプロセッサによってグローバルにアクセス可能である。MAP内の回路は、最終オペランドがそのフローを完了すると合図して、所与のプロセスが割込みされその後に再スタートされる。FPGAに近接して位置する読出専用メモリ(「ROM」)の使用によって、ユーザプログラムがコマンドを1つ使うだけでいくつかの起こり得るプリロードされたアルゴリズムの1つを選択できるようにし、システム再構成時間を減少させることもできる。ここに開示されるコンピュータシステムメモリ構造MAPは、動作において通常モードまたはダイレクトメモリアクセス(「DMA」)モードで機能することができ、後者のモードでは、ある装置が結果を直接に別の装置に送って、ユーザ定義のアルゴリズムの実行をパイプライン化または並列化することが可能である。この発明のシステムはまた、ユーザプログラマブル性能をモニタする能力を提供し、かつ、パラレライザソフトウェアを利用してプログラマブルハードウェアで実行され得るアルゴリズムを含むユーザアプリケーションの並列領域を自動的に検出する。

請求項（抜粋）：

プログラム命令に従ってユーザデータを演算するための少なくとも1つのデータプロセッサを含むコンピュータであって、前記コンピュータは、データおよびアドレスバスを与える少なくとも1つのメモリアレイをさらに含み、前記コンピュータは、前記メモリアレイに関連付けられ前記データバスおよびアドレスバスに結合されるメモリアルゴリズムプロセッサを含み、前記メモリアルゴリズムプロセッサは、少なくとも1つの特定のアルゴリズムを前記メモリアレイへの書込動作から受取られるオペランドに対して実行するよう構成可能である、コンピュータ。

引用特許：

審査官引用 (9件)

特開昭63-086079
特開平1-287768
特開昭59-206972

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