特許
J-GLOBAL ID：200903016682128185

半導体装置の製造方法

発明者：
射場 義久

射場 義久 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (2件)： 北野 好人 ,  三村 治彦
公報種別：公開公報
出願番号（国際出願番号）：特願2003-395405
公開番号（公開出願番号）：特開2005-159008
出願日： 2003年11月26日
公開日（公表日）： 2005年06月16日
要約：
【課題】低誘電率膜に埋め込まれた配線層をデュアルダマシン法により形成する半導体装置の製造方法に関し、層間絶縁膜を無機系低誘電率材料により構成する場合にも十分な加工マージンを確保しうる半導体装置の製造方法を提供する。【解決手段】ビア形成領域の第3のマスク20及び第2のマスク18を除去し、配線トレンチ形成領域の第3のマスク20を除去し、第2のマスク18をマスクとしてビア形成領域の第1のマスク16をエッチングし、第3のマスク20をマスクとして配線トレンチ形成領域の第2のマスクをエッチングすると同時に第1のマスク16をマスクとしてビア形成領域の絶縁膜14を途中までエッチングし、第2のマスク18をマスクとして配線トレンチ形成領域の第1のマスク16をエッチングし、第2のマスク18をマスクとして絶縁膜20をエッチングすることにより、絶縁膜14に配線トレンチ42及びビアホール32を形成する。【選択図】 図5
請求項（抜粋）：
基板上に、無機系の低誘電率膜を含む絶縁膜を形成する第1の工程と、 前記絶縁膜上に、隣接する膜のエッチング特性が互いに異なる第1乃至第3のマスクを順次形成する第2の工程と、 ビア形成領域の前記第3のマスク及び前記第2のマスクを除去する第3の工程と、 配線トレンチ形成領域の前記第3のマスクを除去する第4の工程と、 前記第2のマスクをマスクとして前記第1のマスクをエッチングし、前記ビア形成領域の前記第1のマスクを除去する第5の工程と、 前記第3のマスクをマスクとして前記第2のマスクをエッチングし、前記配線トレンチ形成領域の前記第2のマスクを除去するとともに、前記第1のマスクをマスクとして前記ビア形成領域の前記絶縁膜をエッチングし、ビアホールを前記絶縁膜の途中まで開口する第6の工程と、 前記第2のマスクをマスクとして前記第1のマスクをエッチングし、前記配線トレンチ形成領域の前記第1のマスクを除去する第7の工程と、 前記第2のマスクをマスクとして前記絶縁膜をエッチングし、前記配線トレンチ形成領域の前記絶縁膜に配線トレンチを形成するとともに、前記ビアホールを前記基板まで開口する第8の工程と、 前記ビアホール内及び前記配線トレンチ内に導電層を形成する第9の工程と を有することを特徴とする半導体装置の製造方法。
IPC (1件)：
H01L21/768
FI (1件)：
H01L21/90 A
Fターム (31件)：
5F033HH11 ,  5F033JJ01 ,  5F033JJ11 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP15 ,  5F033PP27 ,  5F033PP33 ,  5F033QQ01 ,  5F033QQ04 ,  5F033QQ09 ,  5F033QQ12 ,  5F033QQ25 ,  5F033QQ28 ,  5F033QQ30 ,  5F033QQ35 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ49 ,  5F033QQ91 ,  5F033RR01 ,  5F033RR06 ,  5F033RR09 ,  5F033RR21 ,  5F033RR29 ,  5F033SS15 ,  5F033SS22 ,  5F033XX24
引用特許：
出願人引用 (3件)

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