特許
J-GLOBAL ID：200903016852912072

半導体装置及びその製造方法

発明者：
井上 智樹

井上 智樹 について

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相田 聡

相田 聡 について

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高橋 泰

高橋 泰 について

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小林 仁

小林 仁 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 堀口 浩
公報種別：公開公報
出願番号（国際出願番号）：特願2004-303442
公開番号（公開出願番号）：特開2006-114853
出願日： 2004年10月18日
公開日（公表日）： 2006年04月27日
要約：
【課題】 トレンチパワーMOSやトレンチIGBT、或いはトレンチアイソレーションを用いた半導体装置での基板に加わる応力を低減する。【解決手段】 Nch パワーMOSトランジスタには、小さな粒径を有するシリカ微粒子7がトレンチゲート底部に埋め込まれ、トレンチゲート上部には、シリカ微粒子と接するN+多結晶シリコン膜からなるゲート電極8が埋め込まれている。シリカ微粒子7の空隙には、ゲート電極8が形成されていない。【選択図】 図1
請求項（抜粋）：
第1導電型の半導体基板と、 前記半導体基板の第1主面に選択的に設けられた第2導電型の第1の半導体層と、 前記第1の半導体層に選択的に設けられた第1導電型の第2の半導体層と、 前記第2の半導体層及び前記第1の半導体層を貫いて前記半導体基板の途中の深さまで達するトレンチと、 前記トレンチ内部に設けられたゲート絶縁膜と、 前記トレンチ内底部に、前記ゲート絶縁膜と接して埋め込まれた誘電体の微粒子と、 前記トレンチ内部に、側面が前記ゲート絶縁膜と接し、且つ底部が前記微粒子と接し、前記半導体基板の第1主面まで埋め込まれたゲート電極と を具備することを特徴とする半導体装置。
IPC (7件)：
H01L 29/78 ,  H01L 29/739 ,  H01L 21/28 ,  H01L 21/336 ,  H01L 21/76 ,  H01L 29/423 ,  H01L 29/49
FI (8件)：
H01L29/78 653A ,  H01L29/78 652D ,  H01L29/78 652K ,  H01L29/78 655A ,  H01L21/28 301A ,  H01L29/78 658F ,  H01L21/76 L ,  H01L29/58 G
Fターム (21件)：
4M104AA01 ,  4M104BB01 ,  4M104BB40 ,  4M104CC05 ,  4M104EE01 ,  4M104GG09 ,  4M104GG18 ,  5F032AA34 ,  5F032AA44 ,  5F032AA45 ,  5F032AA54 ,  5F032AA70 ,  5F032AA77 ,  5F032AC02 ,  5F032BB01 ,  5F032CA17 ,  5F032DA02 ,  5F032DA10 ,  5F032DA23 ,  5F032DA33 ,  5F032DA53
引用特許：
出願人引用 (5件)
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審査官引用 (5件)
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