特許
J-GLOBAL ID：200903016861080560

半導体装置及びその作製方法

発明者：
石川 明

石川 明 について

, 
平形 吉晴

平形 吉晴 について


出願人/特許権者：
株式会社半導体エネルギー研究所

株式会社半導体エネルギー研究所 について


代理人 (2件)： 柳瀬 睦肇 ,  渡部 温
公報種別：公開公報
出願番号（国際出願番号）：特願2002-378892
公開番号（公開出願番号）：特開2004-212436
出願日： 2002年12月27日
公開日（公表日）： 2004年07月29日
要約：
【課題】隣接する画素電極の間隔を従来の加工マージンで決定される限界よりも縮小し、かつ隣接する画素電極の短絡を防ぐ技術を提供する。【解決手段】本発明に係る半導体装置の作製方法は、基板10上に第1及び第2のTFT11,12を形成し、前記TFTの上方に層間絶縁膜13を形成し、前記層間絶縁膜上に、隣接する画素電極形成領域の間を覆うレジストマスク14を形成し、前記レジストマスク14をマスクとして前記層間絶縁膜をウエットエッチングして、隣接する画素電極形成領域の間に位置し且つ曲率を有する面又は傾斜面を備えた凸部13bを前記層間絶縁膜に形成し、前記層間絶縁膜上に導電膜15を形成し、前記凸部の上部付近の導電膜をCMPで研磨除去して、前記導電膜からなる画素電極15a,15bを前記層間絶縁膜上に形成するとともに隣接する画素電極を前記凸部によって絶縁分離するものである。【選択図】 図1
請求項（抜粋）：
画素電極の下地絶縁膜を加工することにより、隣接する画素電極形成領域の間に位置する凸部を前記下地絶縁膜に形成する工程と、 前記下地絶縁膜上に導電膜を形成する工程と、 前記凸部の上部付近の導電膜を除去することにより、前記導電膜からなる画素電極を前記下地絶縁膜上に形成するとともに隣接する画素電極を前記凸部によって絶縁分離する工程と、 を具備することを特徴とする半導体装置の作製方法。
IPC (2件)：
G02F1/1368 ,  H01L29/786
FI (2件)：
G02F1/1368 ,  H01L29/78 612A
Fターム (57件)：
2H092GA11 ,  2H092JA24 ,  2H092JA34 ,  2H092JA37 ,  2H092JA41 ,  2H092JA46 ,  2H092JB52 ,  2H092MA05 ,  2H092MA07 ,  2H092MA16 ,  2H092MA17 ,  2H092MA28 ,  2H092NA16 ,  2H092PA01 ,  2H092PA02 ,  2H092PA03 ,  2H092PA06 ,  2H092PA08 ,  2H092PA09 ,  2H092PA12 ,  5F110AA26 ,  5F110BB01 ,  5F110BB04 ,  5F110CC02 ,  5F110DD02 ,  5F110DD03 ,  5F110DD15 ,  5F110DD17 ,  5F110EE01 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE06 ,  5F110EE14 ,  5F110FF28 ,  5F110FF30 ,  5F110GG02 ,  5F110GG12 ,  5F110GG43 ,  5F110GG45 ,  5F110GG47 ,  5F110HJ23 ,  5F110HL03 ,  5F110HL04 ,  5F110HL11 ,  5F110NN03 ,  5F110NN23 ,  5F110NN24 ,  5F110NN35 ,  5F110NN41 ,  5F110NN72 ,  5F110PP03 ,  5F110PP10 ,  5F110PP34 ,  5F110PP35 ,  5F110QQ05 ,  5F110QQ28
引用特許：
出願人引用 (4件)
全件表示
審査官引用 (2件)

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