特許
J-GLOBAL ID：200903057166126921

半導体装置及びその作製方法

発明者：
石川 明

石川 明 について

, 
江口 晋悟

江口 晋悟 について

, 
小田 誠司

小田 誠司 について

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樋上 佳則

樋上 佳則 について


出願人/特許権者：
株式会社半導体エネルギー研究所

株式会社半導体エネルギー研究所 について

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シャープ株式会社

シャープ株式会社 について


代理人 (2件)： 柳瀬 睦肇 ,  渡部 温
公報種別：公開公報
出願番号（国際出願番号）：特願2002-320785
公開番号（公開出願番号）：特開2004-157210
出願日： 2002年11月05日
公開日（公表日）： 2004年06月03日
要約：
【課題】コンタクト部の段差又は画素電極間の段差に起因するディスクリネーションの発生を防止する半導体装置及びその作製方法を提供する。【解決手段】本発明に係る半導体装置の作製方法は、電極1a上に、該電極を覆うように絶縁膜2を形成する工程と、前記絶縁膜2に、前記電極上に位置するコンタクトホール2a、2b及び該コンタクトホールに繋げられた凹部2c、2dを形成する工程と、前記コンタクトホール内及び前記凹部内に導電膜8を埋め込むと共に前記絶縁膜上に導電膜8を形成する工程と、前記導電膜をCMP研磨又はエッチバックすることにより、前記コンタクトホール内及び前記凹部内に埋め込まれた導電膜8a、8bからなる画素電極を形成する工程と、を具備するものである。【選択図】 図1
請求項（抜粋）：
電極上に、該電極を覆うように形成された絶縁膜と、 前記絶縁膜に形成され、前記電極上に配置された接続孔と、 前記絶縁膜に形成され、前記接続孔に繋げられて形成された凹部と、 前記接続孔内及び前記凹部内に埋め込まれた画素電極と、 を具備することを特徴とする半導体装置。
IPC (3件)：
G02F1/1368 ,  G02F1/1343 ,  H01L21/3205
FI (3件)：
G02F1/1368 ,  G02F1/1343 ,  H01L21/88 K
Fターム (65件)：
2H092GA29 ,  2H092JA23 ,  2H092JA25 ,  2H092JA35 ,  2H092JA39 ,  2H092JA40 ,  2H092JA46 ,  2H092KA03 ,  2H092KA04 ,  2H092KA05 ,  2H092KA10 ,  2H092KA12 ,  2H092KA18 ,  2H092KB24 ,  2H092KB25 ,  2H092MA05 ,  2H092MA07 ,  2H092MA14 ,  2H092MA15 ,  2H092MA17 ,  2H092MA18 ,  2H092MA25 ,  2H092MA27 ,  2H092MA29 ,  2H092NA01 ,  2H092NA19 ,  2H092RA05 ,  2H092RA10 ,  5F033HH04 ,  5F033HH19 ,  5F033HH28 ,  5F033HH34 ,  5F033JJ01 ,  5F033JJ19 ,  5F033JJ23 ,  5F033JJ38 ,  5F033KK04 ,  5F033KK07 ,  5F033MM07 ,  5F033MM08 ,  5F033PP15 ,  5F033QQ00 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ19 ,  5F033QQ25 ,  5F033QQ31 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ49 ,  5F033QQ59 ,  5F033QQ65 ,  5F033QQ73 ,  5F033RR04 ,  5F033RR06 ,  5F033RR08 ,  5F033RR21 ,  5F033RR22 ,  5F033SS08 ,  5F033SS11 ,  5F033SS15 ,  5F033VV15 ,  5F033XX01 ,  5F033XX20
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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