特許
J-GLOBAL ID：200903017367115012

半導体装置及びその製造方法

発明者：
金子 佐一郎

金子 佐一郎 について

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星 正勝

星 正勝 について

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林 哲也

林 哲也 について

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田中 秀明

田中 秀明 について


出願人/特許権者：
日産自動車株式会社

日産自動車株式会社 について


代理人 (2件)： 和泉 良彦 ,  小林 茂
公報種別：公開公報
出願番号（国際出願番号）：特願2003-430203
公開番号（公開出願番号）：特開2005-191241
出願日： 2003年12月25日
公開日（公表日）： 2005年07月14日
要約：
【課題】高ドレイン電界に対してゲート絶縁膜に大きな電界がかかることを抑制する。【解決手段】半導体基体に形成されるN+型SiCドレイン領域10と、該ドレイン領域10と接続されて形成されるN-型SiCドリフト領域20と、該ドリフト領域20の表層の所定領域に形成される、所定深さを有する溝142と、該溝142の底面に接して形成される、所定深さを有するP型ウエル領域30と、該ウエル領域30内の表層部の所定領域に形成されるN+型ソース領域40と、少なくともウエル領域30上に形成されるゲート絶縁膜92、93と、該ゲート絶縁膜92、93上に形成されるゲート電極80と、ドレイン領域10に接続されるドレイン電極120と、ソース領域40に接続されるソース電極60とを備える。【選択図】 図1
請求項（抜粋）：
半導体基体に形成される第1導電型のドレイン領域と、該ドレイン領域と接続されて形成される第1導電型のドリフト領域と、該ドリフト領域表層の所定領域に形成される、所定深さを有する溝と、該溝の底面に接して形成される、所定深さを有する第2導電型のウエル領域と、該ウエル領域内の表層部の所定領域に形成される第1導電型のソース領域と、少なくとも前記ウエル領域上に形成されるゲート絶縁膜と、該ゲート絶縁膜上に形成されるゲート電極と、前記ドレイン領域に接続されるドレイン電極と、前記ソース領域に接続されるソース電極と、 を備えたことを特徴とする半導体装置。
IPC (2件)：
H01L29/78 ,  H01L21/336
FI (8件)：
H01L29/78 652H ,  H01L29/78 652E ,  H01L29/78 652K ,  H01L29/78 652T ,  H01L29/78 658G ,  H01L29/78 658Z ,  H01L29/78 301B ,  H01L29/78 301D
Fターム (33件)：
5F140AA25 ,  5F140AA30 ,  5F140AA40 ,  5F140AC02 ,  5F140AC09 ,  5F140AC21 ,  5F140AC23 ,  5F140BA02 ,  5F140BA20 ,  5F140BB06 ,  5F140BC06 ,  5F140BC12 ,  5F140BC17 ,  5F140BD05 ,  5F140BD18 ,  5F140BE07 ,  5F140BE10 ,  5F140BF01 ,  5F140BF04 ,  5F140BF42 ,  5F140BH07 ,  5F140BH30 ,  5F140BH38 ,  5F140BH43 ,  5F140BH47 ,  5F140BH49 ,  5F140BH50 ,  5F140BK13 ,  5F140BK21 ,  5F140BK25 ,  5F140CC03 ,  5F140CC12 ,  5F140CE13
引用特許：
出願人引用 (1件) 審査官引用 (3件)

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