特許
J-GLOBAL ID：200903017564313675

半導体装置及びその製造方法

発明者：
桑沢 和伸

桑沢 和伸 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (1件)： 鈴木 喜三郎 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-099034
公開番号（公開出願番号）：特開2000-294753
出願日： 1999年04月06日
公開日（公表日）： 2000年10月20日
要約：
【要約】【課題】 フラッシュセルと容量素子を同一チップ内に形成でき、しかも容量値の異なる複数の容量素子を容易に形成できる半導体装置及びその製造方法を提供する。【解決手段】 本発明の半導体装置の製造方法は、シリコン基板1上に絶縁膜3を形成し、絶縁膜3上に多結晶シリコン膜を形成し、この膜をエッチングすることにより、絶縁膜3上にフローティングゲート17及び第1、第2の下部電極19,21を形成する工程と、フローティングゲート17及び下部電極19,21の上に第1の酸化膜25を形成し、酸化膜25上に窒化膜を堆積し、フォトレジスト膜をマスクとして窒化膜を異方性エッチングすることにより、フローティングゲート17の側壁下部に窒化膜からなる側壁材29aを形成すると共に、下部電極21上の酸化膜25上に窒化膜29bを残す工程と、を具備するものである。
請求項（抜粋）：
半導体基板上にフラッシュセル及び容量値の異なる第1、第2の容量素子が形成された半導体装置であって、上記フラッシュセルは、前記半導体基板上に第1の絶縁膜を介して形成されたフローティングゲートと、前記フローティングゲート上に第2の絶縁膜を介して形成されたコントロールゲートと、を具備し、上記第1の容量素子は、第1の下部電極と、前記第1の下部電極上に形成された酸化膜と、前記酸化膜上に形成された第1の上部電極と、を具備し、上記第2の容量素子は、第2の下部電極と、前記第2の下部電極上に形成されたONO膜と、前記ONO膜上に形成された第2の上部電極と、を具備することを特徴とする半導体装置。
IPC (6件)：
H01L 27/115 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (3件)：
H01L 27/10 434 ,  H01L 27/04 C ,  H01L 29/78 371
Fターム (19件)：
5F001AA01 ,  5F001AB02 ,  5F001AB03 ,  5F001AD12 ,  5F001AG29 ,  5F038AC11 ,  5F038AC15 ,  5F038BH03 ,  5F038BH07 ,  5F038DF05 ,  5F083EP02 ,  5F083EP22 ,  5F083EP24 ,  5F083EP43 ,  5F083GA30 ,  5F083JA04 ,  5F083PR05 ,  5F083PR12 ,  5F083PR21
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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