特許
J-GLOBAL ID：200903017655188458

不揮発性半導体記憶装置の製造方法

発明者：
土井 博之

土井 博之 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (1件)： 前田 弘 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-248719
公開番号（公開出願番号）：特開2003-060094
出願日： 2001年08月20日
公開日（公表日）： 2003年02月28日
要約：
【要約】【課題】 記憶回路部と論理回路部とを混載する半導体装置において、記憶回路部の製造工程の熱履歴が論理回路部のウエル領域に影響を与えないようにし、また、ウエル領域形成のイオン注入時に基板への汚染物質の導入を防止できるようにする。【解決手段】 半導体基板11上に保護絶縁膜13を形成し、形成した保護絶縁膜13の上に、半導体基板11の記憶回路部1Aを開口する第1のレジストパターン51を形成する。その後、第1のレジストパターン51をマスクとして、半導体基板11に、保護絶縁膜13を介してホウ素イオンを注入することにより第1のPウエル14を形成する。続いて、保護絶縁膜13を除去した後、半導体基板11上に第1の絶縁膜15、ポリシリコンからなる第1の導体膜16及びONO膜である下部容量絶縁膜17を順次堆積する。
請求項（抜粋）：
記憶回路部と論理回路部とを有する半導体基板における前記記憶回路部に、第1導電型の第1ウエル領域を選択的に形成する第1の工程と、前記半導体基板上の前記記憶回路部及び論理回路部に第1の絶縁膜及び第1の導体膜を順次形成する第2の工程と、前記第1の絶縁膜及び第1の導体膜の前記記憶回路部に含まれる領域を残すように、前記第1の絶縁膜及び第1の導体膜をパターニングする第3の工程と、前記半導体基板の前記論理回路部に第1導電型の第2ウエル領域を選択的に形成する第4の工程と、前記記憶回路部における前記第1の導体膜の上及び前記論理回路部における前記第2ウエル領域の上に第2の絶縁膜及び第2の導体膜を順次形成する第5の工程と、前記記憶回路部に含まれる前記第2の導体膜、第2の絶縁膜、第1の導体膜及び第1の絶縁膜を順次パターニングすることにより、前記第2の導体膜から制御ゲート電極を形成し、前記第2の絶縁膜から容量絶縁膜を形成し、前記第1の導体膜から浮遊ゲート電極を形成し、前記第1の絶縁膜からトンネル絶縁膜を形成する第6の工程と、前記論理回路部に含まれる前記第2の導体膜及び第2の絶縁膜をパターニングすることにより、前記第2の導体膜からゲート電極を形成し、前記第2の絶縁膜からゲート絶縁膜を形成する第7の工程とを備えていることを特徴とする不揮発性半導体記憶装置の製造方法。
IPC (6件)：
H01L 21/8247 ,  H01L 27/10 461 ,  H01L 27/10 481 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792
FI (4件)：
H01L 27/10 461 ,  H01L 27/10 481 ,  H01L 27/10 434 ,  H01L 29/78 371
Fターム (19件)：
5F083EP02 ,  5F083EP23 ,  5F083EP53 ,  5F083ER21 ,  5F083ER22 ,  5F083GA25 ,  5F083JA36 ,  5F083NA01 ,  5F083NA03 ,  5F083PR36 ,  5F083PR56 ,  5F083ZA12 ,  5F083ZA30 ,  5F101BA01 ,  5F101BA29 ,  5F101BA36 ,  5F101BB05 ,  5F101BD36 ,  5F101BH09
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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