特許
J-GLOBAL ID：200903017671962643

論理ゲート

発明者：
前澤 宏一

前澤 宏一 について


出願人/特許権者：
日本電信電話株式会社

日本電信電話株式会社 について


代理人 (1件)： 山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平8-265987
公開番号（公開出願番号）：特開平10-112647
出願日： 1996年10月07日
公開日（公表日）： 1998年04月28日
要約：
【要約】【課題】 2つの端子間で微分負性抵抗を示す負性抵抗素子2つを用いた論理ゲートにおいて、性能を落とすことなくその論理ゲートをより容易に製造できるようにすることを目的とする。【解決手段】 負性抵抗素子D2(第2の負性抵抗素子)と負性抵抗素子D1(第1の負性抵抗素子)が直列に接続され、電界効果形のトランジスタT1(第1のトランジスタ)が負性抵抗素子D1に並列に接続されている。また、負性抵抗素子D2に、電界効果形のトランジスタT2(第2のトランジスタ)が並列に接続され、そのトランジスタT2のゲートがソースに短絡された状態となっている。
請求項（抜粋）：
2つの電極間で微分負性抵抗を示して接地された第1の負性抵抗素子と、その第1の負性抵抗素子に直列接続され、2つの電極間で微分負性抵抗を示す第2の負性抵抗素子と、前記第1の負性抵抗素子に2つの出力端子が並列に接続したデプレッション形の電界効果形の第1のトランジスタと、前記第2の負性抵抗素子に2つの出力端子が並列に接続し、一方の出力端子にゲートが接続されたデプレッション形の電界効果形の第2のトランジスタとを備えたことを特徴とする論理ゲート。
IPC (4件)：
H03K 19/12 ,  H01L 21/8234 ,  H01L 27/06 ,  H03K 19/01
FI (3件)：
H03K 19/12 ,  H03K 19/01 ,  H01L 27/06 102 F
引用特許：
出願人引用 (4件)
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審査官引用 (1件)
  • 特開昭62-012211

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