特許
J-GLOBAL ID:200903017709773084
最小限の待ち時間とフェイルセーフ再同期化するための方法および装置
発明者:
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出願人/特許権者:
代理人 (1件):
中村 稔 (外9名)
公報種別:公表公報
出願番号(国際出願番号):特願2000-516290
公開番号(公開出願番号):特表2001-520417
出願日: 1998年10月09日
公開日(公表日): 2001年10月30日
要約:
【要約】2つのメソクロナス(同じ周波数、異なった位相)クロック領域間で最小限の待ち時間データ転送を行うことができる方法および回路がここに開示してある。この回路は、同じ出力データ待ち時間を維持しながら、2つのクロック領域間の任意の位相関係をサポートし、初期化後、温度および電圧のシフトを許容する。一実施例において、この回路は、受信領域からのデータをリタイムするようにバス・システムで使用され、送信領域クロックに対して計時する。このようなシステムにおいて、これらの2つのクロック間の位相関係は、装置バス部位によってセットされ、したがって、精密にはわからない。任意の位相再同期化をサポートすることによって、この開示は、理論的に無限のバス長を許し、したがって、装置カウントには制限がまったくない。それと共に、バスに沿った装置の任意の配置も可能となる。これは、最終的には、非常に長いバスのための多数の待ち時間領域のサポートを可能にする。
請求項(抜粋):
受信メソクロナス・クロックと送信メソクロナス・クロックとの間でデータを同期化する同期化回路であって、受信クロックにより計時されたデータを提供するための受信クロック領域回路と、受信クロック領域回路の出力部に接続した第1ラッチ回路であり、送信クロックの第1エッジでデータをラッチする第1ラッチ回路とを包含し、受信クロックおよび送信クロックがメソクロナスであり、さらに、第1ラッチ回路と並列に接続した第2ラッチ回路であり、送信クロックの第2エッジでデータをラッチする第2ラッチ回路と、第1、第2つのラッチ回路の出力部に接続した入力部を有する多重化回路と、受信クロックと送信クロックの間の位相差を測定するようになっており、そして、この位相差に従って多重化回路へセレクト信号を与える位相測定回路とを包含することを特徴とする同期化回路。
IPC (3件):
G06F 13/42 350
, H04L 7/00
, H04L 7/04
FI (3件):
G06F 13/42 350 A
, H04L 7/00 Z
, H04L 7/04 B
Fターム (10件):
5B077FF11
, 5B077GG14
, 5B077MM01
, 5B077MM02
, 5K047BB12
, 5K047GG03
, 5K047GG09
, 5K047GG45
, 5K047MM28
, 5K047MM63
引用特許:
出願人引用 (5件)
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データ受信回路
公報種別:公開公報
出願番号:特願平6-241124
出願人:八木アンテナ株式会社
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特表平7-506920
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インターフエイス回路
公報種別:公開公報
出願番号:特願平3-237362
出願人:日本電気アイシーマイコンシステム株式会社
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データ信号送受信システム
公報種別:公開公報
出願番号:特願平7-248194
出願人:日本電気株式会社
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特開平3-240336
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審査官引用 (4件)
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データ受信回路
公報種別:公開公報
出願番号:特願平6-241124
出願人:八木アンテナ株式会社
-
特表平7-506920
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インターフエイス回路
公報種別:公開公報
出願番号:特願平3-237362
出願人:日本電気アイシーマイコンシステム株式会社
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