特許
J-GLOBAL ID：200903018311484348

バーストモード・フラッシュメモリ

発明者：
赤荻 隆男

赤荻 隆男 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 石田 敬 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-362842
公開番号（公開出願番号）：特開2001-176277
出願日： 2000年11月29日
公開日（公表日）： 2001年06月29日
要約：
【要約】【課題】 従来、バーストモード技術を使用するフラッシュメモリ装置の速度を向上するのは難しかった。【解決手段】 クロックジェネレータは、外部出力イネーブル信号21aに応答してフラッシュメモリからのデータの信頼性を増すために遅延される内部クロック信号3bを生成する。クロックトリガ・ジェネレータ回路は、アドレス信号をデコードすることで、内部クロック信号を生成して外部クロック信号CLKESDRに対してデータの出力の待ち時間を短縮する。クロックトリガ・ジェネレータ回路を割り込み禁止にするためにバイパス信号INFが送られる。出力回路は、バーストモード・フラッシュメモリのデータの出力待ち時間をさらに短縮すべくバイパス・データパスを提供する。デコーダカウンタセレクタ回路13は、データを出力するために必要な時間を短縮する先取り(look-ahead)アドレスデコード方式を提供する。
請求項（抜粋）：
それぞれがデータを記憶する複数のメモリセルを有するメモリセルアレイと、予め定義された制御信号を受信すると、少なくとも1クロック周期分、内部クロックの生成を遅延させる遅延回路を含み、前記複数のメモリセルからメモリセルのサブセットを選択すると共に、外部クロックと同期化される内部クロックを生成する入力回路と、選択された前記メモリセルのサブセットに記憶されるデータをフェッチする読み出し回路と、前記入力回路が予め定義された制御信号を受信すると、前記内部クロックの生成が少なくとも1クロック周期遅延されるように、予め定められたグループでフェッチされたデータを前記内部クロックと同期して出力する出力回路と、を備えることを特徴とする外部クロックと同期して動作するバーストモード・フラッシュメモリ装置。
IPC (2件)：
G11C 16/02 ,  G11C 16/06
FI (5件)：
G11C 17/00 613 ,  G11C 17/00 601 D ,  G11C 17/00 631 ,  G11C 17/00 636 B ,  G11C 17/00 636 A
引用特許：
審査官引用 (3件)

前のページに戻る

TOP

BOTTOM