特許
J-GLOBAL ID：200903018447064423
薄膜トランジスタ-基板及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
小野 由己男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-330594
公開番号（公開出願番号）：特開2000-164886
出願日： 1999年11月19日
公開日（公表日）： 2000年06月16日
要約：
【要約】【課題】 マスクの数を減少することができる新しい薄膜トランジスタ基板の製造方法を提供する。【解決手段】 ゲート配線を形成する段階;ゲート絶縁膜30を形成する段階;半導体パターン40を形成する段階;抵抗性接触層パターン50を形成する段階;ソース電極65およびドレーン電極66を含むデータ配線を形成する段階;データ配線を覆う保護膜パターン70を形成する段階;とを含み、ソース及びドレーン電極65,66の分離は感光膜パターンを用いた写真エッチング工程を通じて行われ、感光膜パターンは少なくともソース電極65及びドレーン電極66の間に位置し、第1厚さを有する第1部分と第1厚さより厚い第2厚さを有する第2部分及び第1部分より厚さが薄い第3厚さを有する第3部分を含む薄膜トランジスタ基板の製造方法。
請求項（抜粋）：
絶縁基板の上にゲート線およびこれと連結されたゲート電極を含むゲート配線を形成する段階、前記ゲート配線を覆うゲート絶縁膜を形成する段階、前記ゲート絶縁膜の上に半導体パターンを形成する段階、前記半導体パターンの上に抵抗性接触層パターンを形成する段階、前記接触層の上に互いに分離されて形成されており、同一な層で作られたソース電極およびドレーン電極と、前記ソース電極と連結されたデータ線とを含むデータ配線を形成する段階、前記データ配線を覆う保護膜パターンを形成する段階とを含み、前記ソース及びドレーン電極の分離は感光膜パターンを用いた写真エッチング工程を通じて行われ、前記感光膜パターンは少なくとも前記ソース電極及びドレーン電極の間に位置し、第1厚さを有する第1部分と前記第1厚さより厚い第2厚さを有する第2部分及び第1部分より厚さが薄い第3厚さを有する第3部分を含む薄膜トランジスタ基板の製造方法。
IPC (2件)：
H01L 29/786
, H01L 21/336
H01L 29/78 616 J
, H01L 29/78 616 T
, H01L 29/78 627 C
出願人引用 (8件)
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審査官引用 (8件)
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