特許
J-GLOBAL ID：200903018784839895

基本セル、集積回路レイアウトセクション、集積回路レイアウト、集積回路デバイスおよび集積回路の信号線を設計する方法

発明者：
ローレンス・エル・アルドリッチ

ローレンス・エル・アルドリッチ について


出願人/特許権者：
ユナイテッド・メモリーズ・インコーポレーテッド

ユナイテッド・メモリーズ・インコーポレーテッド について

, 
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 深見 久郎 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-227972
公開番号（公開出願番号）：特開2002-118172
出願日： 2001年07月27日
公開日（公表日）： 2002年04月19日
要約：
【要約】【課題】 ゲートアレイまたはスタンダードセル集積回路設計のための基本セルを提供する。【解決手段】 ゲートアレイまたはスタンダードセル集積回路設計のための基本セルは、チェッカー盤態様に編成されたNおよびPウェルを有し、各ウェルはそれぞれPおよびNデバイスを含む。複数の比較的深いP領域の第1は、少なくとも第1および第2の複数の比較的深いN領域に隣接し、第1の比較的深いN領域は、第1の比較的深いN領域の第1の端縁に沿って第1の比較的深いP領域におよび比較的深いN領域の第2の端縁に沿って第2の比較的深いP領域に隣接し、比較的深いN領域の第1および第2の端縁は垂直である。基本セルアレイはチェッカー盤パターンを有し、クロックドインバータをチェッカー盤パターンの頂点にレイアウトするときにクロック寄生容量を最小化するのに適する。
請求項（抜粋）：
接合絶縁されたCMOSプロセスでの作製のための、集積回路設計のための基本セルであって、複数の比較的深いP領域と、比較的深いP領域の各々の中の複数のNチャネルデバイスと、複数の比較的深いN領域と、比較的深いN領域の各々の中の複数のPチャネルデバイスとを含み、複数の比較的深いP領域の第1は、複数の比較的深いN領域の少なくとも第1および第2に隣接し、第1の比較的深いN領域は、第1の比較的深いN領域の第1の端縁に沿って第1の比較的深いP領域におよび比較的深いN領域の第2の端縁に沿って第2の比較的深いP領域に隣接し、比較的深いN領域の第1および第2の端縁は垂直である、基本セル。
IPC (6件)：
H01L 21/82 ,  H01L 21/822 ,  H01L 21/8238 ,  H01L 27/04 ,  H01L 27/092 ,  H01L 27/118
FI (5件)：
H01L 21/82 D ,  H01L 21/82 B ,  H01L 21/82 M ,  H01L 27/04 A ,  H01L 27/08 321 J
Fターム (18件)：
5F038CA02 ,  5F038CA04 ,  5F038CA06 ,  5F038CD06 ,  5F038EZ20 ,  5F048AA00 ,  5F048AB02 ,  5F048AB03 ,  5F048AC03 ,  5F048BB05 ,  5F048BE03 ,  5F064AA03 ,  5F064AA05 ,  5F064CC12 ,  5F064DD05 ,  5F064DD07 ,  5F064DD19 ,  5F064EE54
引用特許：
審査官引用 (8件)
  • 集積回路装置
    公報種別：公開公報   出願番号：特願平4-194431   出願人：日本電気アイシーマイコンシステム株式会社
  • 特開平3-104275
  • 半導体集積回路
    公報種別：公開公報   出願番号：特願平5-301392   出願人：日本電気株式会社
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