特許

J-GLOBAL ID：200903019373423694

半導体装置及びその製造方法

発明者： 三ケ木 郁
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平11-182648
公開番号（公開出願番号）：特開2001-015735
出願日： 1999年06月29日
公開日（公表日）： 2001年01月19日
要約：

【要約】【課題】ゲート電極上には耐熱性の高いシリサイド膜を、拡散層上には良好な接合リーク特性が得られるシリサイド膜を有する半導体装置及びその製造方法の提供。【解決手段】素子分離酸化膜で分離されたシリコン基板に、ゲート絶縁膜、ゲートシリコン膜(図1の104)とゲートシリコン膜により自己整合的に形成された拡散層(図1の106)とサイドウォールとから構成されるトランジスタを有し、ゲートシリコン膜の上には第1コバルト膜(図1の108a)と第2コバルト膜(図1の108b)が積層され、拡散層上には第2コバルト膜のみが形成され、この厚みの異なるコバルト膜がシリコンと反応することによって、ゲートシリコン上には厚いシリサイド膜が、拡散層上には薄いシリサイド膜が同時に形成される。

請求項（抜粋）：

素子分離酸化膜で分離されたシリコン基板の所定の領域に、ゲート絶縁膜を介して形成されたシリコンからなるゲート電極と該ゲート電極により自己整合的に形成された拡散層と前記ゲート電極の側壁に形成されたサイドウォールとから構成されるトランジスタを有し、前記ゲート電極及び前記拡散層の上層には、前記ゲート電極及び前記拡散層上に形成した金属膜をシリサイド化してなるシリサイド膜を有する半導体装置において、前記ゲート電極上のシリサイド膜が、前記拡散層上のシリサイド膜よりも厚く形成されている、ことを特徴とする半導体装置。

IPC (4件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 29/43 ,  H01L 29/417

FI (3件)：

H01L 29/78 301 P ,  H01L 29/46 S ,  H01L 29/50 U

Fターム (27件)：

4M104AA01 ,  4M104BB01 ,  4M104BB20 ,  4M104BB21 ,  4M104CC01 ,  4M104CC05 ,  4M104DD04 ,  4M104DD08 ,  4M104DD37 ,  4M104DD43 ,  4M104DD53 ,  4M104DD80 ,  4M104DD84 ,  4M104GG14 ,  5F040DA00 ,  5F040DC01 ,  5F040EC01 ,  5F040EC04 ,  5F040EC07 ,  5F040EC13 ,  5F040EH02 ,  5F040EK05 ,  5F040FA03 ,  5F040FA05 ,  5F040FC00 ,  5F040FC18 ,  5F040FC19

引用特許：

審査官引用 (4件)

• 半導体装置の製法
  公報種別：公開公報   出願番号：特願平8-042045   出願人：ヤマハ株式会社
• 特開平4-083342
  
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平4-119462   出願人：日本電気株式会社
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平9-137062   出願人：ソニー株式会社