特許
J-GLOBAL ID：200903019498228427

半導体集積回路装置

発明者：
加藤 直樹

加藤 直樹 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 作田 康夫
公報種別：公開公報
出願番号（国際出願番号）：特願2001-368079
公開番号（公開出願番号）：特開2003-168960
出願日： 2001年12月03日
公開日（公表日）： 2003年06月13日
要約：
【要約】【課題】MOSトランジスタにより構成される半導体集積回路装置において、MOSトランジスタのリーク電流による消費電力の増加と動作速度の調和を好適に図った半導体集積回路装置を提供する。【解決手段】クロック信号CKとデータ信号Dを入力とするクロック同期式のフリップフロップまたはラッチ回路内のデータ信号が入力され信号を出力するまでの径路上の論理ゲートを構成するMOSトランジスタi11,p11のしきい値電圧を低しきい値電圧に、データの入出力径路以外のゲートi15,tg11を構成するMOSトランジスタのしきい値電圧を高しきい値電圧に設定する。
請求項（抜粋）：
データ入力ノード、出力ノードを有し、上記データ入力ノードと上記出力ノードとの間に少なくとも上記データ入力ノードから入力されるデータが入力される第1論理ゲートと上記データを保持するラッチとを含む第1フリップフロップと、データ入力ノードを有する第2フリップフロップと、上記第1フリップフロップの上記出力ノードと上記第2フリップフロップの上記データ入力ノードと接続された論理回路とを有し、上記論理回路は、しきい値電圧(絶対値)V1を有する第1導電型の第1MOSトランジスタ及び上記しきい値電圧V1よりも大きいしきい値電圧(絶対値)V2を有する第1導電型の第2MOSトランジスタを含み、上記第1フリップフロップの上記第1論理ゲートを構成する第1導電型の第3MOSトランジスタのしきい値電圧(絶対値)V3は、(V3とV2の差の絶対値)>(V3とV1の差の絶対値)という関係を満たし、上記第1フリップフロップの上記ラッチは、第1導電型の第4MOSトランジスタを含み、上記第4MOSトランジスタのしきい値電圧(絶対値)V4は、(V4とV1の差の絶対値)>(V4とV2の差の絶対値)という関係を満たす半導体集積回路装置。
IPC (6件)：
H03K 3/356 ,  H01L 21/822 ,  H01L 21/8234 ,  H01L 27/04 ,  H01L 27/088 ,  H03K 3/037
FI (6件)：
H03K 3/037 B ,  H03K 3/037 Z ,  H03K 3/356 D ,  H01L 27/04 F ,  H01L 27/04 T ,  H01L 27/08 102 C
Fターム (27件)：
5F038CD09 ,  5F038DF01 ,  5F038DF04 ,  5F038DT06 ,  5F038DT15 ,  5F038EZ08 ,  5F038EZ20 ,  5F048AA07 ,  5F048AB03 ,  5F048AC01 ,  5F048BA01 ,  5F048BB14 ,  5J034AA03 ,  5J034AA04 ,  5J034CB02 ,  5J034DB03 ,  5J034DB08 ,  5J043AA03 ,  5J043AA04 ,  5J043AA05 ,  5J043EE01 ,  5J043HH02 ,  5J043JJ04 ,  5J043JJ10 ,  5J043KK01 ,  5J043KK02 ,  5J043KK06
引用特許：
審査官引用 (4件)
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引用文献：
審査官引用 (1件)

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