特許
J-GLOBAL ID：200903019515471390
半導体装置
発明者：
出願人/特許権者：
代理人 (2件)：
高田 守
, 高橋 英樹
公報種別：公開公報
出願番号（国際出願番号）：特願2002-349537
公開番号（公開出願番号）：特開2004-186295
出願日： 2002年12月02日
公開日（公表日）： 2004年07月02日
要約：
【課題】半導体装置の内部の高電界が与える影響で増加するGIDLを低減する。また、ゲート絶縁膜の比誘電率を高くすれば大きくなる短チャネル効果を低減する。【解決手段】シリコン基板1のチャネル領域12上に絶縁性界面層22を形成し、絶縁性界面層22上にこの界面層の比誘電率よりも高い比誘電率を有するゲート絶縁膜21を形成し、ゲート絶縁膜21上にゲート電極5を形成する。絶縁性界面層22及びゲート絶縁膜21の側面が、ゲート電極5の側面よりもオフセット量Bだけ内側に入り、ゲート電極5とオーバーラップしているソースドレイン領域3,4のオーバーラップ領域A上に位置する。【選択図】 図6
請求項（抜粋）：
基板の表面層に形成されたチャネル領域と、
前記チャネル領域の両側に形成されたソースドレイン領域と、
第1の比誘電率を有し、前記チャネル領域上に形成された絶縁性界面層と、
前記第1の比誘電率よりも高い第2の比誘電率を有し、前記絶縁性界面層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備えたことを特徴とする半導体装置。
IPC (1件)：
FI (1件)：
Fターム (14件)：
5F140AA05
, 5F140AA21
, 5F140AA24
, 5F140AA39
, 5F140BA01
, 5F140BD00
, 5F140BD01
, 5F140BD02
, 5F140BD05
, 5F140BD07
, 5F140BD11
, 5F140BD13
, 5F140CB08
, 5F140CC02
