特許
J-GLOBAL ID：200903019547573844
不揮発性半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-239077
公開番号（公開出願番号）：特開平10-083689
出願日： 1996年09月10日
公開日（公表日）： 1998年03月31日
要約：
【要約】【課題】 書込動作後のしきい値電圧の分布幅を狭くする。【解決手段】 選択メモリセルが接続される列線(SBL)に対し、メモリセルトランジスタとチャネル導電型の異なる選択ゲートトランジスタ(NSG)を介して書込バイアス電圧(VSBL)を供給する。この選択ゲートトランジスタ(NSG)の電流駆動力は、メモリセルのリーク電流よりも大きく、またチャネル形成時のチャネル電流よりも小さい電流を供給するようにされる。選択ワード線へ、ベリファイ電圧を印加するとチャネル形成時大きなチャネル電流が流れて副ビット線電位が変化して書込が抑制される。これにより、書込後しきい値電圧分布幅を狭くする。
請求項（抜粋）：
行列状に配列され、各々が情報を記憶する複数のメモリセルを備え、前記メモリセルの各々は、電荷を蓄積するためのフローティングゲートと、前記フローティングゲート上に絶縁膜を介して形成されるコントロールゲートとを有する積層ゲートトランジスタを備え、各前記列に対応して配置され、各々に対応の列の所定数のメモリセルが接続される複数の列線、各前記行に対応して配置され、各々に対応の行のメモリセルのコントロールゲートが接続する複数の行線、および前記複数のメモリセルの選択メモリセルのしきい値電圧の絶対値を小さくする特定動作モード時、前記選択メモリセルが接続する列線へ所定のバイアス電圧を伝達するバイアス電圧伝達手段を備え、前記バイアス電圧伝達手段の電流供給力は、前記特定動作モード時前記選択メモリセルのしきい値電圧が所定の絶対値以下となったときの電流駆動力よりも小さくされ、さらに前記複数の行線のうち前記選択メモリセルが接続する行線へ所定電位を印加する行選択手段を備える、不揮発性半導体記憶装置。
IPC (6件)：
G11C 16/06
, G11C 16/04
, H01L 27/115
, H01L 21/8247
, H01L 29/788
, H01L 29/792
G11C 17/00 309 K
, G11C 17/00 308
, H01L 27/10 434
, H01L 29/78 371
