特許
J-GLOBAL ID：200903019708583136
半導体メモリ装置の電源昇圧回路
発明者：
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出願人/特許権者：
代理人 (1件)：
高月 猛
公報種別：公開公報
出願番号（国際出願番号）：特願平8-004785
公開番号（公開出願番号）：特開平8-241592
出願日： 1996年01月16日
公開日（公表日）： 1996年09月17日
要約：
【要約】【課題】 ワード線間の抵抗ブリッジ発生でも誤動作につながる可能性がより低く、また冗長効率が向上するような昇圧電源発生回路の構成をもつ半導体メモリ装置を提供する。【解決手段】 例えば8個のメモリセルアレイMCA1〜MCA8をもち、ワード線WL1〜WL8が同時活性化される半導体メモリ装置について、独立動作する8個の電源昇圧回路VPG1〜VPG8を配置し、各ワード線WL1〜WL8に対して個別的にそれぞれ昇圧電源VPP1〜VPP8を供給する。各ワード線に対する昇圧電源の駆動能力が高まって昇圧電源の降下幅を小さくすることができ誤動作発生率を抑えられるうえ、従来では同時活性ワード線中の1つに抵抗ブリッジによる不良が発生すると同時活性ワード線の全てを冗長しなければならなかったものが、不良ワード線だけを冗長するだけで他の同時活性ワード線はそのまま使用することがきるようになり、冗長効率が向上する。
請求項（抜粋）：
第1電源を動作電源として使用し情報を記憶する多数のメモリセルアレイをもつ半導体メモリ装置において、少なくとも2つ配置され、それぞれ独立して第1電源を昇圧し昇圧電源を発生する電源昇圧回路と、前記各メモリセルアレイにつきそれぞれ設けられると共に前記電源昇圧回路に対応するグループに分けられ、そのグループごとに対応する前記昇圧電源を受けて前記メモリセルアレイへ出力する駆動回路と、を備えることを特徴とする半導体メモリ装置。
IPC (2件)：
G11C 11/407
, G11C 29/00 301
G11C 11/34 354 D
, G11C 29/00 301 B
