特許
J-GLOBAL ID：200903020139822508
半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-057804
公開番号（公開出願番号）：特開平10-256542
出願日： 1997年03月12日
公開日（公表日）： 1998年09月25日
要約：
【要約】【課題】 本発明は、高価な製造工程を要さずに、縦型パワー素子と付属回路とを十分に絶縁分離でき、高信頼性で低費用の大電力用集積回路の実現を図る。【解決手段】 縦型IGBTの外周側をp型ガードリング層41及びn+ 型終端層40で取り囲むと共に、p型ガードリング層をまたぐように絶縁膜42を介してダイオード等の横型素子が配置されるので、縦型IGBTの阻止状態のとき、終端領域上には基板31から周辺のn+ 型終端層にかけて等電位線の分布が均等化され、この等電位線が絶縁層上の高抵抗半導体層にも走るため、高抵抗半導体層を薄く形成しても横型素子を高耐圧化できる。即ち縦型及び横型半導体素子の双方にて、等電位線の分布を均等化して電界集中を阻止するので、高価となる製造工程を要さずに、縦型パワー素子とその付属回路とを十分に絶縁分離でき、もって、高信頼性で低費用の大電力用集積回路を実現できる。
請求項（抜粋）：
第1導電型の半導体基板と、前記半導体基板の表面に形成されたドレイン層と、前記ドレイン層の表面上に形成されたドレイン電極と、前記半導体基板における前記ドレイン層とは反対側の表面に選択的に形成された第2導電型ベース層と、前記第2導電型ベース層の表面に選択的に形成された第1導電型ソース層と、前記第1導電型ソース層と前記第2導電型ベース層とに形成されたソース電極と、前記第1導電型ソース層と前記半導体基板とに挟まれた前記第2導電型ベース層上にゲート絶縁膜を介して形成されたゲート電極とを備えた縦型半導体素子と;前記半導体基板表面における前記ドレイン層とは反対側の表面に、前記縦型半導体素子を取り囲むように選択的に形成された第2導電型ガードリング層と;前記半導体基板よりも高いキャリア密度を有し、前記第2導電型ガードリング層を取り囲むように前記半導体基板表面に選択的に形成された第1導電型終端層と;前記半導体基板における前記縦型半導体素子を取り囲む領域上に形成された絶縁層と;前記半導体基板表面に選択的に形成された前記第2導電型ベース層の一部から前記第2導電型ガードリング層を介して前記第1導電型終端層に至る領域上に前記絶縁層を介して形成され、第1電極と、第2電極と、これら両電極間の電流路となるドリフト領域を有する高抵抗半導体層とを備えた横型半導体素子とを具備した半導体装置であって、前記横型半導体素子のドリフト領域の長さは、前記第2導電型ベース層と前記第1導電型終端層との間の前記半導体基板表面の距離にほぼ等しいことを特徴とする半導体装置。
IPC (4件)：
H01L 29/78
, H01L 21/8234
, H01L 27/088
, H01L 29/786
H01L 29/78 655 F
, H01L 27/08 102 A
, H01L 29/78 613 Z
, H01L 29/78 656 E
