特許

J-GLOBAL ID：200903020184035835

半導体素子及びその製造方法

発明者： 權 純 容 ,  廉 勝 振
出願人/特許権者： 株式会社ハイニックスセミコンダクター
代理人 (1件)： 三枝 英二 (外10名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-235751
公開番号（公開出願番号）：特開2003-133534
出願日： 2002年08月13日
公開日（公表日）： 2003年05月09日
要約：

【要約】【課題】 比較的簡単な工程により再現性高く製造され得る、下部電極の酸化を防止した半導体素子及びその製造方法を提供すること。【解決手段】 導電層(51)上に形成された第1絶縁層(54)と、第1絶縁層(54)を貫通して導電層(51)と接続したプラグ(55)と、プラグ(55)上に形成されたバリヤ層(58)と、第1絶縁層(54)上にバリヤ層(58)と平坦化されて形成された第2絶縁層(59)と、バリヤ層(58)上に形成されたキャパシタ(61〜63)とを備えている。

請求項（抜粋）：

導電層上に形成された第1絶縁層と、該第1絶縁層を貫通して前記導電層と接続されたプラグと、該プラグ上に形成されたバリヤ層と、前記第1絶縁層上に前記バリヤ層と平坦化されて形成された第2絶縁層と、前記バリヤ層上に形成されたキャパシタとを備えていることを特徴とする半導体素子。

IPC (3件)：

H01L 27/105 ,  H01L 21/8242 ,  H01L 27/108

FI (4件)：

H01L 27/10 444 B ,  H01L 27/10 621 A ,  H01L 27/10 621 C ,  H01L 27/10 651

Fターム (24件)：

5F083AD22 ,  5F083AD24 ,  5F083AD49 ,  5F083FR01 ,  5F083FR02 ,  5F083GA27 ,  5F083JA05 ,  5F083JA06 ,  5F083JA14 ,  5F083JA15 ,  5F083JA17 ,  5F083JA19 ,  5F083JA35 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083JA56 ,  5F083MA05 ,  5F083MA06 ,  5F083MA17 ,  5F083PR33 ,  5F083PR34 ,  5F083PR40

引用特許：

審査官引用 (3件)

• 半導体メモリ装置及びその製造方法
  公報種別：公開公報   出願番号：特願平11-211740   出願人：シャープ株式会社
• キャパシタ保護膜を含む半導体メモリ素子及びその製造方法
  公報種別：公開公報   出願番号：特願2000-270446   出願人：三星電子株式会社
• シリコン上に集積された強誘電体キャパシタのための障壁層
  公報種別：公表公報   出願番号：特願平9-504500   出願人：ベルコミュニケーションズリサーチ,インコーポレイテッド