特許

J-GLOBAL ID：200903041819333096

半導体メモリ装置及びその製造方法

発明者： 三好 哲 ,  工藤 淳 ,  山▲崎▼信夫 ,  石原 数也
出願人/特許権者： シャープ株式会社
代理人 (1件)： 小池 隆彌
公報種別：公開公報
出願番号（国際出願番号）：特願平11-211740
公開番号（公開出願番号）：特開2000-349252
出願日： 1999年07月27日
公開日（公表日）： 2000年12月15日
要約：

【要約】【課題】 下部電極及びバリアメタル加工以降では酸素雰囲気の高温熱処理は困難になり、その結果強誘電体キャパシタの特性回復が著しく難しくなる。【解決手段】 MOSトランジスタと電気的に接続されたコンタクトプラグ3を第1の層間絶縁膜2内に形成する。バリアメタル材料を全面に堆積し、コンタクトプラグ3と電気的に接続するように所定の形状に加工する。第1の層間絶縁膜2及びバリアメタル5上に酸素透過防止膜として、窒化シリコン膜6を形成した後、CMP法によりバリアメタル5上表面が露出するまで、窒化シリコン膜6を研磨する。窒化シリコン膜6及びバリアメタル5上に下部電極材料、強誘電体膜材料及び上部電極材料を順次形成し、少なくとも、下部電極がバリアメタル上表面全面を覆うようにパターニングする。その後、第2の層間絶縁膜14を形成し、酸素雰囲気中で強誘電体膜の膜質回復熱処理を行う。

請求項（抜粋）：

半導体基板に形成されたMOSトランジスタのソース又はドレイン領域と下部電極とが、第1の層間絶縁膜のコンタクトホールに形成されたコンタクトプラグ及びバリアメタル膜を介して電気的に接続され、且つ、前記下部電極と前記下部電極上に形成された誘電体層と上部電極とからなるキャパシタを備えた半導体メモリ装置において、前記バリアメタル膜の側壁全面に酸素透過防止膜が形成されており、且つ、前記下部電極は少なくとも前記バリアメタル膜上表面全面を覆っていることを特徴とする半導体メモリ装置。

IPC (3件)：

H01L 27/10 451 ,  H01L 27/108 ,  H01L 21/8242

FI (2件)：

H01L 27/10 451 ,  H01L 27/10 651

Fターム (8件)：

5F083FR02 ,  5F083JA01 ,  5F083JA31 ,  5F083JA32 ,  5F083JA39 ,  5F083PR03 ,  5F083PR21 ,  5F083PR40

引用特許：

審査官引用 (3件)

• 薄膜キャパシタ及びその製造方法
  公報種別：公開公報   出願番号：特願平8-122636   出願人：日本電気株式会社
• 不揮発性半導体記憶装置の製造方法
  公報種別：公開公報   出願番号：特願平7-265834   出願人：ソニー株式会社
• プラズマエッチング法
  公報種別：公開公報   出願番号：特願平10-332712   出願人：ソニー株式会社