特許
J-GLOBAL ID：200903020719804426

半導体装置の検査装置と検査方法

発明者：
倉持 信一

倉持 信一 について

, 
高山 正司

高山 正司 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-185111
公開番号（公開出願番号）：特開2001-015564
出願日： 1999年06月30日
公開日（公表日）： 2001年01月19日
要約：
【要約】【課題】実欠陥中の致命欠陥のみを検出し、製品の歩留まりを予測することを可能にする。【解決手段】欠陥検査装置によって、製造途中のウエハ内の欠陥を検出する。この欠陥を含む画像をドット化して欠陥の特徴を検出する。この欠陥特徴において同じパターンが繰り返し形成される領域は重ね合わせ、欠陥のドットマップを作製する。また、完成したウエハの欠陥から製品特性の良否を測定し、フェイルマップを作製する。その後、ドットマップとフェイルマップを用いて、ウエハの製品特性の良否を調査し、欠陥の予測するニューラルネットワークモデルを構築する。このモデル等により、製品の歩留まりが予測される。また、欠陥不良を及ぼす重要工程が抽出される。
請求項（抜粋）：
途中工程のウエハ内の欠陥を検出する欠陥検出手段と、前記欠陥を含む画像の前記欠陥の特徴を検出し、欠陥像を生成する第1の生成手段と、完成したウエハ内の製品特性の良否を測定し、フェイルマップを生成する第2の生成手段と、前記欠陥像と前記フェイルマップを用いて、前記ウエハの製品特性の良否を調査し、歩留まりの予測モデルを構築するモデル構築手段と、前記予測モデルの構築において、特性不良を及ぼす工程を抽出する工程抽出手段とを具備することを特徴とする半導体装置の検査装置。
IPC (3件)：
H01L 21/66 ,  G01B 11/30 ,  G01N 21/956
FI (5件)：
H01L 21/66 A ,  H01L 21/66 J ,  H01L 21/66 Z ,  G01B 11/30 A ,  G01N 21/956 A
Fターム (36件)：
2F065AA49 ,  2F065AA56 ,  2F065BB02 ,  2F065CC19 ,  2F065DD03 ,  2F065DD04 ,  2F065FF41 ,  2F065QQ00 ,  2F065QQ33 ,  2G051AA51 ,  2G051AB02 ,  2G051CB05 ,  2G051EA00 ,  2G051EB01 ,  2G051EC10 ,  2G051ED00 ,  4M106AA01 ,  4M106AA02 ,  4M106AA10 ,  4M106AA11 ,  4M106AA12 ,  4M106CA38 ,  4M106CA39 ,  4M106CA50 ,  4M106CA55 ,  4M106CA70 ,  4M106DB21 ,  4M106DH01 ,  4M106DJ12 ,  4M106DJ14 ,  4M106DJ15 ,  4M106DJ17 ,  4M106DJ18 ,  4M106DJ20 ,  4M106DJ21 ,  4M106DJ38
引用特許：
出願人引用 (3件) 審査官引用 (1件)

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