半導体メモリ装置、マイクロコントローラ及び半導体メモリ装置の製造方法

発明者： , , ,
出願人/特許権者：
代理人 (1件)：竹村壽
公報種別：公開公報
出願番号（国際出願番号）：特願平7-201535
公開番号（公開出願番号）：特開平9-035493
出願日： 1995年07月15日
公開日（公表日）： 1997年02月07日
要約：

【要約】【課題】ヒューズ素子を溶断する前にリダンダンシーセルのテストを可能にするテストの効率化を図った不揮発性の記憶手段及びヒューズ素子を備えた半導体メモリ装置及びその製造方法及び1チップマイクロコントローラ提供する。【解決手段】半導体基板20上の絶縁膜に形成された所定の深さとパターンを有す記憶手段から読み出されたデータを格納する第1のレジスタ21と、外部からのデータを格納する第2のレジスタ22と、第1のレジスタ及び第2のレジスタの各出力を所定のモード信号に基づいて選択的に出力させる選択回路25とを備え、テストモード以外の第1のモードでは、第1のレジスタのデータのアドレスの救済情報に基づいて不良ビットをリダンダンシーセルと置き換え、テストモードである第2のモードでは、第2のレジスタのデータのアドレスの救済情報に基づいて不良ビットをリダンダンシーセルと置き換えてテストを行う。

請求項（抜粋）：

複数のワードラインに配列された複数のメモリセルからなるメモリセルアレイと、前記ワードラインの内不良ビットが接続されているワードラインの前記不良ビットをリダンダンシーセルと置き換えて救済する手段と、アドレスの救済情報及びリダンダンシーセルの置換許可情報を記憶する不揮発性の記憶手段と、前記記憶手段からデータを読み出し、そのデータを格納する第1のレジスタと、外部からのデータを格納する第2のレジスタと、前記第1のレジスタ及び前記第2のレジスタの各出力を所定のモード信号に基づいて選択的に出力させる選択回路とを備え、テストモード以外の第1のモードでは、前記第1のレジスタのデータのアドレスの救済情報に基づいて前記不良ビットをリダンダンシーセルと置き換え、テストモードである第2のモードでは、前記第2のレジスタのデータのアドレスの救済情報に基づいて前記不良ビットをリダンダンシーセルと置き換えてテストを行うようにすることを特徴とする半導体メモリ装置。

IPC (2件)：

G11C 29/00 301 , G11C 29/00 303

FI (2件)：

G11C 29/00 301 B , G11C 29/00 303 A

引用特許：

審査官引用 (4件)

半導体記憶装置
公報種別：公開公報出願番号：特願平4-206091 出願人：ソニー株式会社
半導体回路装置
公報種別：公開公報出願番号：特願平3-257279 出願人：三菱電機株式会社
メモリ内の欠陥素子の処理方法
公報種別：公開公報出願番号：特願平5-343496 出願人：エスジェーエス-トムソンミクロエレクトロニクスソシエテアノニム

全件表示

前のページに戻る