埋め込みパターンの形成方法およびゲート構造の形成方法

発明者： ,
出願人/特許権者：
代理人 (1件)：船橋國則
公報種別：公開公報
出願番号（国際出願番号）：特願平6-257958
公開番号（公開出願番号）：特開平8-125186
出願日： 1994年10月24日
公開日（公表日）： 1996年05月17日
要約：

【要約】【目的】本発明は、素子分離領域間に設けた埋め込みパターン表面に形成される酸化膜をエッチングする際に、埋め込みパターンに接続する素子分離領域がエッチングされるのを防止して歩留りの向上を図る。【構成】第1工程で素子の形成領域12を分離する素子分離領域13を基板11上に形成し、第2工程で基板11と素子分離領域13とに対してエッチング選択比が取れるエッチング保護膜14を成膜する。第3工程で素子の形成領域12上およびその側周側の素子分離領域13上のエッチング保護膜14を除去する。第4工程で素子の形成領域12上と素子分離領域13上とにパターン形成膜15を堆積した後、エッチング保護膜14を平坦化のストッパにしてパターン形成膜15を平坦化し、埋め込みパターン16を形成する。第5工程で埋め込みパターン16に不純物をドーピングした後、その際に埋め込みパターン16の表層に生じた酸化膜17を除去する。

請求項（抜粋）：

基板に形成される素子の形成領域を分離する素子分離領域を該基板上に形成する第1工程と、前記素子の形成領域上および前記素子分離領域上に前記基板および該素子分離領域に対してエッチング選択比が取れるエッチング保護膜を成膜する第2工程と、少なくとも前記素子の形成領域上およびその側周側の素子分離領域上の前記エッチング保護膜を除去する第3工程と、素子の形成領域上と素子分離領域上とにパターン形成膜を堆積した後、前記エッチング保護膜をストッパにして該パターン形成膜を平坦化して埋め込みパターンを形成する第4工程と、前記埋め込みパターンに不純物をドーピングした後、該埋め込みパターンの表層に生じた酸化膜を除去する第5工程とからなることを特徴とする埋め込みパターンの形成方法。

IPC (7件)：

H01L 29/786 , H01L 21/336 , H01L 21/762 , H01L 29/78 , H01L 21/8247 , H01L 29/788 , H01L 29/792

FI (5件)：

H01L 29/78 627 A , H01L 21/76 D , H01L 29/78 301 Y , H01L 29/78 371 , H01L 29/78 617 J

引用特許：

審査官引用 (9件)

メモリ装置及びメモリ装置の製造方法
公報種別：公開公報出願番号：特願平4-194865 出願人：ソニー株式会社
半導体集積回路装置の製造方法
公報種別：公開公報出願番号：特願平4-187857 出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社
SOI半導体装置の製造方法
公報種別：公開公報出願番号：特願平5-027311 出願人：ソニー株式会社

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