特許
J-GLOBAL ID：200903021532038831

不揮発性半導体記憶装置及びその製造方法

発明者：
古畑 智之

古畑 智之 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (1件)： 井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-098445
公開番号（公開出願番号）：特開平10-326881
出願日： 1998年03月26日
公開日（公表日）： 1998年12月08日
要約：
【要約】【課題】 記憶素子と低耐圧トランジスタとを備えた不揮発性半導体記憶装置において、製造工程の簡略化を図ることができる方法を提供すること。【解決手段】 記憶素子のトンネル酸化膜14と低耐圧トランジスタのゲート酸化膜16と同時に形成している。
請求項（抜粋）：
コントロールゲート及びフローティングゲートを有する記憶素子と、第1のゲート電極を有する第1の電界効果トランジスタと、を含む不揮発性半導体記憶装置の製造方法であって、半導体基板の主表面に、前記主表面を第1の領域と第2の領域とに分ける第1の素子分離絶縁膜を形成する工程と、前記第1の領域に前記記憶素子のトンネル絶縁膜を形成し、同時に前記第2の領域に前記第1の電界効果トランジスタの第1のゲート絶縁膜を形成する工程と、前記トンネル絶縁膜及び前記第1のゲート絶縁膜の上に、第1の導電体膜を形成する工程と、前記第1の領域にある前記第1の導電体膜の上に、前記記憶素子の誘電体膜となる第1の絶縁膜を形成する工程と、前記第1の領域にある前記第1の絶縁膜の上及び前記第2の領域にある前記第1の導電体膜の上に、第2の導電体膜を形成する工程と、前記第2及び第1の導電体膜を選択的に除去して、前記第1の領域に前記コントロールゲート及び前記フローティングゲート並びに前記第2の領域に前記第2及び第1の導電体膜の積層構造を含む前記第1のゲート電極を形成する工程と、を備えた不揮発性半導体記憶装置の製造方法。
IPC (7件)：
H01L 27/115 ,  H01L 21/8234 ,  H01L 27/06 ,  H01L 27/10 481 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (4件)：
H01L 27/10 434 ,  H01L 27/10 481 ,  H01L 27/06 102 C ,  H01L 29/78 371
引用特許：
審査官引用 (3件)

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