特許
J-GLOBAL ID：200903021866567665

半導体メモリチップ

発明者：
ゲルト フランコフスキー

ゲルト フランコフスキー について


出願人/特許権者：
インフィニオン テクノロジーズ ノース アメリカ コーポレイション

インフィニオン テクノロジーズ ノース アメリカ コーポレイション について


代理人 (1件)： 矢野 敏雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-145101
公開番号（公開出願番号）：特開2001-014891
出願日： 2000年05月17日
公開日（公表日）： 2001年01月19日
要約：
【要約】【課題】 半導体メモリをより高速にかつより効率的に検査できるようにすることである。【解決手段】 データ発生器は、プログラム可能メモリアレイと、プログラム可能メモリアレイに格納されたパターンデータをアドレス指定する手段とを有し、前記プログラム可能メモリアレイは複数のメモリバンクを有し、該メモリバンクは、行および列に配置されたメモリセルを有し、前記各メモリバンクは、第1のメモリアレイの各入/出力ピンに対して発生すべきパターンに対するデータを格納することができ、前記アドレス指定手段は、第1のメモリアレイへ伝送すべきおよび第1のメモリアレイから伝送される個々のパターンデータを入/出力ピンにおいてアドレシングする。
請求項（抜粋）：
検査すべき第1のメモリアレイと、メモリチップ上に形成されたパターン発生器とを有する半導体メモリチップであって、前記第1のメモリアレイは、行および列に配置された複数のメモリセルを有し、該メモリセルは、ビット線およびワード線を使用することによりデータが読み出しおよび書き込みアクセスされ、データが入/出力ピンに供給され、前記データ発生器は、プログラム可能メモリアレイと、プログラム可能メモリアレイに格納されたパターンデータをアドレス指定する手段とを有し、前記プログラム可能メモリアレイは複数のメモリバンクを有し、該メモリバンクは、行および列に配置されたメモリセルを有し、前記各メモリバンクは、第1のメモリアレイの各入/出力ピンに対して発生すべきパターンに対するデータを格納することができ、前記アドレス指定手段は、第1のメモリアレイへ伝送すべきおよび第1のメモリアレイから伝送される個々のパターンデータを入/出力ピンにおいてアドレシングする、ことを特徴とする半導体メモリチップ。
IPC (5件)：
G11C 29/00 657 ,  G11C 29/00 671 ,  G01R 31/28 ,  G06F 12/16 330 ,  G11C 11/401
FI (6件)：
G11C 29/00 657 B ,  G11C 29/00 671 B ,  G06F 12/16 330 A ,  G01R 31/28 B ,  G01R 31/28 V ,  G11C 11/34 371 A
引用特許：
審査官引用 (4件)
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