特許
J-GLOBAL ID：200903022011188833
並列プロセッサシステム
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴木 誠
公報種別：公開公報
出願番号（国際出願番号）：特願平9-250621
公開番号（公開出願番号）：特開平11-096124
出願日： 1997年09月16日
公開日（公表日）： 1999年04月09日
要約：
【要約】【課題】 キャッシュと主記憶の一致保証を含むプロセッサ間同期制御の高速化を実現する。【解決手段】 各プロセッサ1〜4には、起動、終結、バリア同期などの同期命令を実行するとき、それぞれ接続されたSC5〜8に対して同期信号を送出する手段を設け、各SC5〜8には、同期命令以前に発行されたストア命令によるのアドレス管理テーブル制御装置(FAA)9のチェック及び必要なキャッシュキャンセルの発行が完了したことを検出し、すべてのプロセッサが同期信号を送出しかつすべてのキャッシュキャンセルの発行が完了したことを確認すると、各プロセッサに対して同期成立を通知する手段を設ける。
請求項（抜粋）：
キャッシュを有する複数のプロセッサと、それぞれのプロセッサに接続された複数の主記憶制御装置(SC)と、複数のプロセッサにより共有される主記憶と、すべてのプロセッサのキャッシュに保持するデータの主記憶アドレス情報を一元管理するアドレス管理テーブル制御装置(FAA)を具備する並列プロセッサシステムにおいて、メインプロセッサがサブプロセッサに対して起動をかける命令(起動命令)を実行すると、メインプロセッサに接続されたSCに対して起動信号を送出する手段と、前記起動信号を受け取ったメインプロセッサに接続されたSCが、起動命令以前に発行されたストア命令によるFAAのチェック及び必要なキャッシュキャンセルの発行が完了したことを検出し、各サブプロセッサに接続されたSCに対して通知する手段と、前記通知を受け取った各サブプロセッサに接続されたSCが、メインプロセッサから起動命令以前に発行されたサブプロセッサへのキャッシュキャンセルをすべてプロセッサに発行したことを検出した時点で該接続されたサブプロセッサに対して起動をかける手段とを有し、メインプロセッサと各サブプロセッサ間でキャッシュと主記憶の一致保証を含む起動同期制御を行うことを特徴とする並列プロセッサシステム。
引用特許：
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