特許

J-GLOBAL ID：200903022170399268

ヘテロ構造電界効果トランジスタ

発明者： 前田 就彦 ,  廣木 正伸 ,  渡邉 則之 ,  小田 康裕 ,  横山 春喜 ,  小林 隆 ,  榎木 孝知
出願人/特許権者： 日本電信電話株式会社
代理人 (2件)： 小林 茂 ,  和泉 良彦
公報種別：公開公報
出願番号（国際出願番号）：特願2007-132320
公開番号（公開出願番号）：特開2008-288405
出願日： 2007年05月18日
公開日（公表日）： 2008年11月27日
要約：

【課題】利得を高くしかつゲートリーク電流を小さくする。【解決手段】チャネル層半導体11上に障壁層半導体12を形成し、障壁層半導体12に凹部13を設け、凹部13内にゲート絶縁膜14を形成し、ゲート絶縁膜14上にゲート電極15を形成し、ゲート絶縁膜14の誘電率をεi、障壁層半導体12の誘電率をεsとし、ゲート電極15の下方の障壁層半導体12の膜厚をdsg、それ以外の障壁層半導体12の膜厚をds、ゲート絶縁膜14の膜厚をdiとしたとき、di/εi+dsg/εs≦ds/εsまたはdi/εi+dsg/εs≦2(ds/εs)とする。【選択図】図1

請求項（抜粋）：

窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、チャネル層半導体上に障壁層半導体を形成し、上記障壁層半導体に凹部を設け、上記凹部内にゲート絶縁膜を形成し、上記ゲート絶縁膜上にゲート電極を形成し、上記ゲート絶縁膜の誘電率をεi、上記障壁層半導体の誘電率をεsとし、上記ゲート電極の下方の上記障壁層半導体の膜厚をdsg、それ以外の上記障壁層半導体の膜厚をds、上記ゲート絶縁膜の膜厚をdiとしたとき、di/εi+dsg/εs≦ds/εsとしたことを特徴とするヘテロ構造電界効果トランジスタ。

IPC (4件)：

H01L 21/338 ,  H01L 29/778 ,  H01L 29/812 ,  H01L 29/78

FI (2件)：

H01L29/80 H ,  H01L29/78 301B

Fターム (26件)：

5F102FA01 ,  5F102GB01 ,  5F102GC01 ,  5F102GD10 ,  5F102GJ04 ,  5F102GL04 ,  5F102GM04 ,  5F102GM08 ,  5F102GN04 ,  5F102GQ01 ,  5F102GR04 ,  5F102GV08 ,  5F102GV09 ,  5F140AA24 ,  5F140BA06 ,  5F140BA09 ,  5F140BB06 ,  5F140BB18 ,  5F140BD01 ,  5F140BD04 ,  5F140BD07 ,  5F140BD11 ,  5F140BE03 ,  5F140BF43 ,  5F140CC08 ,  5F140CE02

引用特許：

審査官引用 (4件)

• 半導体装置
  公報種別：公開公報   出願番号：特願2005-377601   出願人：松下電器産業株式会社
• 電界効果型トランジスタおよびその製造方法
  公報種別：公開公報   出願番号：特願平9-225077   出願人：ソニー株式会社
• ヘテロ構造電界効果トランジスタ
  公報種別：公開公報   出願番号：特願2001-225449   出願人：日本電信電話株式会社
• 窒化物系半導体装置
  公報種別：公開公報   出願番号：特願2005-252657   出願人：株式会社東芝