特許
J-GLOBAL ID：200903022271857593
強誘電体層を用いた半導体メモリ
発明者：
出願人/特許権者：
代理人 (1件)：
河村 洌
公報種別：公開公報
出願番号（国際出願番号）：特願平9-313358
公開番号（公開出願番号）：特開平11-145411
出願日： 1997年11月14日
公開日（公表日）： 1999年05月28日
要約：
【要約】【課題】 強誘電体層をゲート電極側に有し、さらに強誘電体層以外の絶縁膜をゲート電極と半導体層との間に有する強誘電体メモリFETを有する半導体メモリにおいて、強誘電体層の容量として作用する実質的面積を小さくすることにより、高い分圧を印加することができる構造の半導体メモリを提供する。【解決手段】 半導体層1a上に少なくとも第1の絶縁膜(ゲート酸化膜4)と強誘電体層6を介してゲート電極7が設けられる強誘電体メモリFETを有する半導体メモリであって、強誘電体層6の上または下側で強誘電体層6の面積の一部に相当する部分に第3の絶縁層9が挿入されている。
請求項（抜粋）：
半導体層上に少なくとも第1の絶縁膜と強誘電体層を介してゲート電極が設けられる強誘電体メモリFETを有する半導体メモリであって、前記強誘電体層の上または下側で該強誘電体層の面積の一部に相当する部分に第3の絶縁層が挿入されてなる強誘電体層を用いた半導体メモリ。
IPC (4件)：
H01L 27/10 451
, H01L 21/8247
, H01L 29/788
, H01L 29/792
H01L 27/10 451
, H01L 29/78 371
