特許
J-GLOBAL ID：200903023689804786
積層型半導体装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
岩橋 文雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-255081
公開番号（公開出願番号）：特開2002-076247
出願日： 2000年08月25日
公開日（公表日）： 2002年03月15日
要約：
【要約】【課題】 従来の積層型半導体装置では各半導体チップどうしの位置合わせが、ビアパッドに設けた凹凸形状のはめ込みによる位置合わせや赤外線認識による位置合わせであり、接続の信頼性が低くなる恐れがあった。【解決手段】 第1の半導体チップ2の第1のダミービア12の中心に第2の半導体チップ4の第2のダミービア13の中心が対応して配置され、さらに第1の半導体チップ2の第1のダミービア12の中心および第2の半導体チップ4の第2のダミービア13の中心に第3の半導体チップ7の第3のダミービア14の中心が対応して配置され、位置精度よく積層されているため、各半導体チップどうしの接続の信頼性を向上した積層型半導体装置を実現できるものである。
請求項（抜粋）：
その主面上に形成された第1の電極パッドと、前記第1の電極パッド上またはその近傍に形成された信号接続用の第1のビアとを有した第1の半導体チップと、その主面上に形成された第2の電極パッドと、前記第2の電極パッド上またはその近傍に形成された信号接続用の第2のビアとを有した第2の半導体チップと、その主面上に形成された第3の電極パッドと、前記第3の電極パッド上またはその近傍に形成された信号接続用の第3のビアとを有した第3の半導体チップとよりなり、前記第1の半導体チップ上に前記第2の半導体チップが搭載され、前記第2の半導体チップ上に前記第3の半導体チップが搭載された積層型半導体装置であって、前記第1の半導体チップ,第2の半導体チップ,第3の半導体チップはそれぞれ第1のダミービア,第2のダミービア,第3のダミービアを有し、前記第1の半導体チップの前記第1のダミービアの中心に第2の半導体チップの第2のダミービアの中心が対応して配置され、さらに第1の半導体チップの前記第1のダミービアの中心および第2の半導体チップの第2のダミービアの中心に第3の半導体チップの第3のダミービアの中心が対応して配置されていることを特徴とする積層型半導体装置。
IPC (3件)：
H01L 25/065
, H01L 25/07
, H01L 25/18
