特許
J-GLOBAL ID：200903023715527869
半導体メモリ素子の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
北村 修一郎
公報種別：公開公報
出願番号（国際出願番号）：特願2000-392087
公開番号（公開出願番号）：特開2001-210805
出願日： 2000年12月25日
公開日（公表日）： 2001年08月03日
要約：
【要約】【課題】 マスク工程時、マスクの誤整列に起因する工程不良を防止する。【解決手段】 ゲート電極406とソース及びドレーン領域410,412からなるトランジスタを形成し、両領域上に各々第1のコンタクトプラグ418aと第2のコンタクトプラグ418bが形成された半導体基板400を供し、第2のコンタクトプラグと導通するビットライン422aを形成し、かつ、第1のコンタクトプラグを露出させるコンタクトホールを形成し、その内壁及びビットライン上にエッチング防止膜を形成したのち層間絶縁膜を平坦化し、層間絶縁膜と第1のコンタクトプラグ上のエッチング防止膜をエッチングして蓄積電極コンタクトを形成した中に第1のコンタクトプラグと導通する第3のコンタクトプラグ432を形成し、その上に第3のコンタクトプラグと導通する、蓄積電極436aと誘電体膜440とプレート電極442とからなるキャパシタ450を形成する。
請求項（抜粋）：
ゲート電極とソース及びドレーン領域からなるトランジスタが形成され、前記ソース及びドレーン領域上には第1のコンタクトプラグと第2のコンタクトプラグとが各々形成された半導体基板を供するステップ、前記基板結果物上に、前記ドレーン領域上の第2のコンタクトプラグと電気的に連結されるビットラインを形成し、かつ、前記ソース領域上の第1のコンタクトプラグを露出させるコンタクトホールを形成するステップ、前記コンタクトホールの内壁及びビットライン上にエッチング防止膜を均一な厚さで形成するステップ、前記エッチング防止膜上に層間絶縁膜を平坦に形成するステップ、前記層間絶縁膜と第1のコンタクトプラグ上のエッチング防止膜の部分をエッチングして蓄積電極コンタクトを形成するステップ、前記蓄積電極コンタクト内に前記第1のコンタクトプラグと電気的に連結される第3のコンタクトプラグを形成するステップ及び、前記第3のコンタクトプラグ上に前記第3のコンタクトプラグと電気的に連結される蓄積電極と、前記蓄積電極を囲む誘電体膜及びプレート電極の積層構造からなるキャパシタを形成するステップ、を含むことを特徴とする半導体メモリ素子の製造方法。
IPC (2件)：
H01L 27/108
, H01L 21/8242
H01L 27/10 621 C
, H01L 27/10 621 B
