特許
J-GLOBAL ID：200903023888943574

半導体装置およびその製造方法

発明者：
出羽 光明

出羽 光明 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-246580
公開番号（公開出願番号）：特開2001-077326
出願日： 1999年08月31日
公開日（公表日）： 2001年03月23日
要約：
【要約】【課題】内堀型トレンチ構造のキャパシタの下部キャパシタ電極とバリアメタル膜との間のコンタクト抵抗を下げること。【解決手段】下部キャパシタ電極としてのSRO膜の成膜工程の前半の成膜温度を後半のそれよりも高くして、バリアメタル膜側でのみSrプアーなSRO膜15を形成する。これによって、バリアメタル膜13とSRO膜13との界面に形成される界面層中のSr酸化物(絶縁物)が減少するので、コンタクト抵抗は下がる
請求項（抜粋）：
半導体基板上に形成され、接続孔を有する層間絶縁膜と、前記接続孔内に形成された導電性部材と、前記層間絶縁膜上に形成され、前記導電性部材と電気的に接続されたキャパシタとを具備してなり前記キャパシタは、前記導電性部材とコンタクトする側の部分が0.95以下のA/B組成比を有するABO3 型導電性ペロブスカイト酸化物で形成された下部キャパシタ電極と、この下部キャパシタ電極上に形成されたキャパシタ絶縁膜と、このキャパシタ絶縁膜上に形成された上部キャパシタ電極とからなることを特徴とする半導体装置。
IPC (2件)：
H01L 27/108 ,  H01L 21/8242
FI (3件)：
H01L 27/10 651 ,  H01L 27/10 621 B ,  H01L 27/10 621 C
Fターム (13件)：
5F083AD21 ,  5F083AD24 ,  5F083GA02 ,  5F083GA30 ,  5F083JA14 ,  5F083JA39 ,  5F083JA40 ,  5F083JA45 ,  5F083MA05 ,  5F083MA06 ,  5F083MA17 ,  5F083PR22 ,  5F083PR33
引用特許：
審査官引用 (4件)
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